[發明專利]一種適用于RSA算法的部分求余乘法器設備

有效

• 申請號: 201611217714.3
• 申請日: 2016-12-26
• 公開（公告）號: CN108241481B
• 公開（公告）日: 2022-08-23
• 發明（設計）人: 王千喜
• 申請（專利權）人: 航天信息股份有限公司
• 主分類號: G06F7/523
• 分類號: G06F7/523;G06F7/72;H04L9/30
• 代理公司: 北京工信聯合知識產權代理有限公司 11266
• 代理人: 郭一斐

本發明公開了一種適用于RSA算法的部分求余乘法器設備，所述乘法器設備包括：乘法器，用于為乘數和被乘數進行乘法計算；模N寄存器，用于存儲模N數據，并且將所述模N數據傳遞給累加器；累加器，對模N數據進行累加，將溢出的比特位作為隨機存儲器的數據總線；隨機存儲器，用于存儲k階模N數據，將溢出的比特位和累加器的比特位作為隨機存儲器的數據線的高2054位并且低6位補零；以及加法器，用于對乘法器輸出的乘積、隨機存儲器輸出的2054位數據以及所述隨機存儲器輸出的2054位數據左移6位所獲得的2048位數據進行加法運算，以及輸出部分余數。本發明由于提高了求余功能的乘法器的執行效率而提高RSA算法的效率。

技術領域

本發明涉及數學運算電路領域，更具體地，涉及一種適用于RSA算法的部分求余乘法器設備。

背景技術

隨著計算機運算速度的迅速提高和Internet分布式計算能力的日益強大,經典的RSA公鑰密碼體制在密鑰長度為1024bit下已經越來越不安全。目前為了保證用戶的安全，增加RSA密鑰長度是必然趨勢。但是隨著密鑰長度從1024bit向2048bit，甚至4096bit方向發展的過程中，安全系統能增加其固有的安全性,但是加密/解密效率會越來越低,同時對計算機系統的要求也會提高。為此我們需要研制具有更高執行效率的RSA硬件系統來提高加解密系統的效率。

因此，需要一種技術，以提高RSA加密/解密算法的效率。

發明內容

本發明提供了一種適用于RSA算法的部分求余乘法器設備，以解決高于1024比特位密鑰長度RSA加密/解密算法的效率低的問題。

為了解決上述問題，本發明提供了一種適用于RSA算法的部分求余乘法器設備，所述乘法器設備包括：

乘法器，用于為乘數和被乘數進行乘法計算；

模N寄存器，用于存儲模N數據，并且將所述模N數據傳遞給累加器；

累加器，對模N數據進行累加，將溢出的比特位作為隨機存儲器的數據總線；

隨機存儲器，用于存儲k階模N數據，將溢出的比特位和累加器的比特位作為隨機存儲器的數據線的高2054位并且低6位補零；以及

加法器，用于對乘法器輸出的乘積、隨機存儲器輸出的2054位數據以及所述隨機存儲器輸出的2054位數據左移6位所獲得的2048位數據進行加法運算，以及輸出部分余數。

優選地，所述隨機存儲器的地址線為所述加法器溢出位的前7比特。

優選地，所述加法器每個時鐘周期進行一次2060比特位的加法和一次2060比特位的減法。

優選地，所述乘法器每個時鐘周期進行一次2048比特位與6比特位數據的完全乘法，并求部分余數。

優選地，所述加法器比特位為2055，其最高7位為所述乘法器高6位加64位。

本發明的有益效果：

本發明是將部分余數引入到RSA加密/解密算法中。在RSA加密/解密算法中，具有求余功能的乘法器是硬件算法設計的關鍵。由于部分余數在加解密算法中的作用等價于余數，而部分余數乘法器在硬件實現上可最大限度的簡化乘積求模，因此提高RSA算法的效率。利用本發明的方案可以最大限度的簡化設備的硬件設計，降低功耗，提高設備運算速度和設備穩定性。

附圖說明

通過參考下面的附圖，可以更為完整地理解本發明的示例性實施方式：

圖1為根據本發明實施方式的一種適用于RSA算法的部分求余乘法器結構圖。

具體實施方式