[發明專利]一種使用時序路徑提取電路拓撲的方法

有效

• 申請號: 201611209610.8
• 申請日: 2016-12-23
• 公開（公告）號: CN107688682B
• 公開（公告）日: 2021-05-14
• 發明（設計）人: 李陸軍;黃銀和
• 申請（專利權）人: 北京國睿中數科技股份有限公司;中國電子科技集團公司第十四研究所
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/3315;G06F119/12
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 張潤

本發明公開了一種使用時序路徑提取電路拓撲的方法，包括：根據所要可視化的時序路徑在電子設計自動化工具中產生時序路徑報告；根據所述時序路徑報告提取拓撲圖信息參數；根據所述拓撲圖信息參數輸出可視化的電路拓撲圖或與所述可視化的電路拓撲圖對應的仿真文件。本發明具有如下優點：可以根據用戶需求獲取相應的時序路徑參數，進而生成指定的時序路徑報告，最終生成用戶所需的可視化的電路拓撲圖或與所述可視化的電路拓撲圖對應的仿真文件，具有拓撲提取效率高和準確性高的優點。

技術領域

本發明涉及ASIC芯片設計領域，具體涉及一種使用時序路徑提取電路拓撲的方法。

背景技術

在ASIC芯片設計過程中，通常涉及到對芯片或某一設計模塊的靜態時序分析及電路網表修改。靜態時序分析通常需要對電路的某一路徑進行時序分析，分析結果通常產生很長的文本報告來顯示電路路徑中包含的器件，輸入輸出連接，及路徑時間。

當設計人員對電路網表進行修改時，通常需要根據時序路徑了解電路拓撲結構或功能，從而確定如何對此網表部分進行修改，但在較復雜的拓撲情形下，手工推導會造成比較大的麻煩。

發明內容

本發明旨在至少解決上述技術問題之一。

為此，本發明的目的在于提出一種拓撲提取效率高和準確性高的使用時序路徑提取電路拓撲的方法。

為了實現上述目的，本發明的實施例公開了一種使用時序路徑提取電路拓撲的方法，包括以下步驟：S1：根據所要可視化的時序路徑在電子設計自動化工具中產生時序路徑報告；S2：根據所述時序路徑報告提取拓撲圖信息參數；S3：根據所述拓撲圖信息參數輸出可視化的電路拓撲圖或與所述可視化的電路拓撲圖對應的仿真文件。

進一步地，根據用戶輸入的時序路徑參數在電子設計自動化工具中產生所述時序路徑報告。

進一步地，所述時序路徑為ASIC(Application Specific Integrated Circuit)設計使用的電子設計自動化工具時序分析工具產生的時序路徑。

進一步地，在步驟S2中，通過預先建立的電路元件庫對時序路徑報告進行識別得到所述拓撲圖信息參數。

進一步地，所述電路元件庫以文件形式存儲，并根據文件調取指令進行調取。

進一步地，所述電路元件庫存儲有：時序路徑中使用的電路器件模型名、器件輸入輸出管腳列表、器件功能邏輯表達、器件仿真邏輯表達和器件是否顯示選項。

根據本發明實施例的使用時序路徑提取電路拓撲的方法，可以根據用戶需求獲取相應的時序路徑參數，進而生成指定的時序路徑報告，最終生成用戶所需的可視化的電路拓撲圖或與所述可視化的電路拓撲圖對應的仿真文件，具有拓撲提取效率高和準確性高的優點。

本發明的附加方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發明的實踐了解到。

附圖說明

本發明的上述和/或附加的方面和優點從結合下面附圖對實施例的描述中將變得明顯和容易理解，其中：

圖1是本發明一個實施例的用時序路徑提取電路拓撲的方法的流程圖；

圖2是本發明一個實施例的時序路徑的示意圖。

具體實施方式

下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能理解為對本發明的限制。