[發明專利]一種數據窗口查詢方法及電路

有效

• 申請號: 201611209473.8
• 申請日: 2016-12-23
• 公開（公告）號: CN106850179B
• 公開（公告）日: 2021-09-28
• 發明（設計）人: 龍鯉躍;宣學雷
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: H04L7/04
• 分類號: H04L7/04;H04L7/00
• 代理公司: 深圳市精英專利事務所 44242
• 代理人: 劉貽盛

本發明提供了一種數據窗口查詢方法及電路，通過調節輸入輸出延遲單元的延遲參數，對LVDS接口的接收數據進行延遲調節，通過接收數據的狀態找出數據窗口邊界，實現了以采樣時鐘為參照物，通過調節數據相對采樣時鐘的相位來改變采樣點，提高了調節精度，使數據窗口更加精細，采樣點也更加豐富。

技術領域

本發明涉及FPGA(Field-Programmable GateArray，可編程邏輯器件)領域，尤其涉及一種數據窗口查詢方法及電路。

背景技術

由于LVDS(Low Voltage Differential Signaling，低壓差分信號)技術的高抗擾、低功耗等特性，已被廣泛應用于高速數據傳輸的領域，LVDS接口則在硬件邏輯上實現了對高速數據的發送和接收。由于LVDS接口發送和接收的是串行數據，需要對接收數據做訓練training，以保證接收模塊在任何時刻都可以接收到正確穩定的數據。訓練training的過程就是數據窗口查詢的過程，數據窗口是所有能夠采到穩定數據的采樣點的集合，而數據窗口的中心則是最佳采樣點。

現有常見的數據窗口查詢方法是通過調節PLL(PhaseLockedLoop，鎖相回路或鎖相環)的相位來實現的，這種方法是以采樣數據為參照物，逐步移動采樣時鐘的相位來找到能夠正確采到數據的相位范圍，此相位范圍轉換成時間寬度便是直觀的數據窗口。

目前主流FPGA芯片的PLL的相位調節范圍通常是8-16個相位，即把一個時鐘周期平均分為8-16份，每調節一個相位相當于把時鐘相對于數據向后延遲八分之一個時鐘或者十六分之一個時鐘，由此可以計算出調節一個相位的時間寬度。對于采樣低速信號，這種方法是可行的。但是對于采樣高速信號并且對硬件環境的要求比較高時，通過調節PLL相位來實現數據窗口的查詢則顯得力不從心，因為高速信號的每一位的傳輸時間很短，在數據窗口查詢時必然要求窗口的調節精度要高，而使用上述方法往往不滿足要求，其結果是由于PLL的抖動，很容易采到數據的亞穩態，從而接收到錯誤數據。

如圖1所示，數據采用DDR(Double Data Rate，雙倍速率同步動態隨機存儲器)的方式傳輸，即一個時鐘周期傳輸兩位數據；通過調節PLL的相位，使采樣時鐘clock相對于數據data從左向右移動，依次遍歷phase0，phase1，……直到phase7的采樣數據情況。由圖1可知，在phase2和phase3能夠采到穩定數據，而phase1和phase4則有采到亞穩態數據的風險；因此它的數據窗口是phase2和phase3的時間寬度和，可以phase2或者phase3作為采樣點，但是，phase2左側和phase3右側都很靠近數據的亞穩態區域，當PLL抖動時，采樣時鐘很容易偏離數據的穩定區域而采到亞穩態數據，因此這種方法不僅導致采樣點少，而且有采到亞穩態數據的風險。

發明內容

本發明提供了一種數據窗口查詢方法及電路，以解決現有基于PLL的數據窗口查詢技術不能實現LVDS接口正確穩定地接收高速數據的問題。

本發明提供了一種數據窗口查詢方法，用于查詢可編程邏輯器件中低壓差分信號接口接收數據的數據窗口，數據窗口查詢方法包括：

將來自低壓差分信號接口的串行接收數據轉換為并行數據，得到目標數據；基于當前輸入輸出延遲單元的步進，對目標數據進行采樣，得到當前步進對接收數據的采樣結果；

根據當前步進的采樣結果，以及預設的亞穩態判斷參數，判斷并輸出當前步進的亞穩態屬性、狀態有效標識及步進位置信息，亞穩態屬性包括正常及亞穩態；步進位置自加一，并輸出至輸入輸出延遲單元；

根據接收數據的狀態，確定數據窗口的窗口邊界，輸出數據窗口。

進一步的，采樣結果為對目標數據中的恢復時鐘進行采樣得到的字段。

進一步的，在輸出數據窗口之后，還包括：在數據窗口內進行采樣，判斷采樣結果是否正確，若不正確，則重新確定數據窗口。