[發明專利]電路驗證方法及裝置

在審

• 申請號: 201611207306.X
• 申請日: 2016-12-23
• 公開（公告）號: CN106777720A
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 湯阿龍;張勇;溫長清;包朝偉
• 申請（專利權）人: 深圳市國微電子有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 深圳鼎合誠知識產權代理有限公司44281
• 代理人: 江婷,李發兵

技術領域

本發明涉及電子技術領域，尤其涉及電路驗證方法及裝置。

背景技術

隨著電子技術領域的發展，用戶對電子產品便攜性的要求越來越高。為了滿足用戶的要求，實現電子產品體積和重量的輕量化，因此，電子產品內部器件的集成度也越來越高。因此，半導體工藝技術不斷進步，IC(integrated circuit，集成電路)芯片的設計技術取得了飛速發展及突破，例如可編程邏輯器件中的FPGA(Field-Programmable Gate Array，現場可編程門陣列)，就已經具有高密度、高保密、低功耗、系統集成、動態可重構等特點。FPGA芯片在通信、航天、消費電子等領域得到了廣泛的應用，為了繼續提高性能和降低功耗，未來采用28nm甚至是14nm工藝已成為必然的選擇。對于一個IC而言，高集成度不僅體現為內部電路模塊的高密度部署，還體現在內部電路模塊與模塊之間相互通信，并通過反饋嵌套控制實現模塊單獨作業所不能實現的功能。例如，在FPGA中IOL與IOB相連實現偽差分的功能等，這些都已經成為了必然的趨勢。

雖然IC芯片內部器件之間相互通信使得IC芯片的功能集成度更高，更有利于實現電子設備的便攜性要求，但這也給IC芯片的驗證帶了了較大的困難：在傳統的驗證過程當中，模擬電路與數字電路的驗證式分開進行的。模擬電路采用模擬電路的驗證方式，而數字電路采用數字電路的驗證方式。如果同一芯片中既有模擬電路又有數字電路時，也采用這種將模擬電路的驗證與數字電路的驗證分開的方案，則很難完全覆蓋通信及反饋嵌套控制的全部情況。若要保證驗證過程的覆蓋率，則需要將數字電路當作模擬電路，將其轉換成網表形式，采用傳統模擬電路模塊的驗證流程進行驗證。由于服務器在讀取網表進行驗證時，需要耗費大量的時間與處理資源，同時將模數混合IC全部的電路均當作模擬電路進行驗證，這也加大了驗證人員編寫驗證參考模型reference model的難度。

綜上，現在亟需提出一種新的電路的驗證方案，用以解決現有技術中對既有模擬電路又有數字電路的集成電路進行驗證時，將所有電路均當作模擬電路進行驗證，從而造成的驗證時間長、資源耗費高等問題。

發明內容

本發明提供的電路驗證方法及裝置，主要解決的技術問題是：解決現有技術中對既有模擬電路又有數字電路的集成電路進行驗證時，將所有電路均當作模擬電路進行驗證所造成的驗證時間長、資源耗費高等問題。

為解決上述技術問題，本發明提供一種電路驗證方法，包括：

獲取針對待驗證電路中數字電路的第一數字設計以及針對模擬電路的第二數字設計，所述第二數字設計由所述模擬電路的模擬特性參數經過數字邏輯化后得到；

根據所述模擬電路與所述數字電路的實際連接將所述第二數字設計與所述第一數字設計進行關聯，獲得所述待驗證電路對應的待測設計；

向所述待測設計施加激勵獲得對應的設計響應結果，并基于所述設計響應結果完成對所述待驗證電路的驗證。

進一步地，所述待驗證電路包括互相通信并具有反饋嵌套控制關系的數字電路單元與模擬電路單元的集成電路；或，所述待驗證電路為包括模擬電路部分和數字電路部分的模數混合集成電路。

進一步地，所述數字電路單元為IOL單元，所述模擬電路單元為IOB單元；所述模數混合集成電路為系統監控電路。

進一步地，所述第一數字設計基于Verilog硬件描述語言與VHDL硬件描述語言中的至少一種；所述第二數字設計基于Verilog硬件描述語言與VHDL硬件描述語言中的至少一種。

進一步地，所述模擬特性參數包括所述待驗證電路的端口標準、參考電壓、模數轉換、帶隙基準。

進一步地，獲取針對待驗證電路中數字電路的第一數字設計以及針對模擬電路的第二數字設計包括：

接收用戶輸入的所述第一數字設計與所述第二數字設計；

和/或，

從數字設計庫中獲取所述第一數字設計與所述第二數字設計。

進一步地，基于所述響應結果完成對所述待驗證電路的驗證包括：

獲取所述待驗證電路對應的參考模型；

將施加給所述待測設計的激勵施加給所述參考模型并獲得驗證響應結果；

將獲得的所述驗證響應結果與所述設計響應結果進行比對確定二者的匹配性。

本發明還提供一種電路驗證裝置，包括：

獲取模塊，用于獲取待驗證電路中數字電路的第一數字設計以及針對模擬電路的第二數字設計，所述第二數字設計由所述模擬電路的模擬特性經過數字邏輯化后得到；