[發明專利]一種基于CPCI總線的雙冗余可重構星載計算機系統

有效

• 申請號: 201611204421.1
• 申請日: 2016-12-23
• 公開（公告）號: CN106776468B
• 公開（公告）日: 2020-03-17
• 發明（設計）人: 劉振星;高丁;張振;孫立超;張琦
• 申請（專利權）人: 山東航天電子技術研究所
• 主分類號: G06F15/78
• 分類號: G06F15/78;G06F11/20
• 代理公司: 北京理工大學專利中心 11120
• 代理人: 李微微;仇蕾安

1.一種基于CPCI總線的雙冗余可重構星載計算機系統，其特征在于，包括兩個系統卡和一個背板；兩個系統卡通過背板上的CPCI總線連接；

所述系統卡包括處理器、控制邏輯以及底部接插件；所述處理器與控制邏輯相連，處理器通過底部接插件與背板相連，邏輯控制也通過底部接插件與背板相連；

所述控制邏輯根據接收的重構指令控制本系統卡的處理器處于當班或者非當班狀態；同時，將非對方系統卡發送的重構指令通過CPCI總線發送給對方系統卡的控制邏輯；其中，所述重構指令為從外部接收的遙控指令，或者從本系統卡內的處理器接收的重構指令，再或者從對方系統卡接收的重構指令；并且，控制邏輯當接收到一次復位指令后，控制所在系統卡的處理器進行復位；在所在系統卡為當班狀態下，控制邏輯連續兩次接收到復位指令后，控制所在系統卡的處理器復位并為非當班狀態，并通過CPCI總線向對方控制邏輯發送復位指令和“本系統卡為當班系統卡”重構指令。

2.如權利要求1所述的一種基于CPCI總線的雙冗余可重構星載計算機系統，其特征在于，所述系統卡還包括時鐘信號控制電路；所述控制邏輯包括信號方向控制電路和復位信號控制電路；所述處理器包括仲裁器、IDSEL譯碼器和中斷控制器；

將兩個系統卡分別定義為系統卡A和系統卡B，則將系統卡A中包括的模塊分別定義為：處理器A、控制邏輯A、時鐘信號控制電路A；將系統卡B中包括的模塊分別定義為：處理器B、控制邏輯B、時鐘信號控制電路B；則，在將系統卡A重構為當班系統卡，且將系統卡B重構為非當班系統卡時：

所述控制邏輯A中的復位信號控制電路為處理器A提供本地復位信號，同時控制本系統卡中的信號方向控制電路經由接插件將復位信號發送給系統卡B；

信號方向控制電路A控制所述時鐘信號控制電路A為處理器A提供本地時鐘，同時通過底板接插件為系統卡B提供時鐘；信號方向控制電路A控制處理器A中的中斷控制器作為整個系統的中斷控制器；信號方向控制電路A控制處理器A中的IDSEL譯碼器作為整個系統的IDSEL譯碼器；信號方向控制電路A使能處理器A中仲裁器為作為整個系統的仲裁器；

所述控制邏輯B中的信號方向控制電路B接收復位信號，并發送給處理器B；時鐘信號控制電路B通過底板接插件獲取CPCI時鐘作為處理器B的本地時鐘；

信號方向控制電路B禁止處理器B中的中斷控制器作為整個系統的中斷控制器；信號方向控制電路B禁止處理器B中的IDSEL譯碼器作為整個系統的IDSEL譯碼器，同時為處理器B提供CPCI總線的IDSEL信號；信號方向控制電路B禁止處理器B中仲裁器為作為系統CPCI總線的仲裁器。

3.如權利要求2所述的一種基于CPCI總線的雙冗余可重構星載計算機系統，其特征在于，所述處理器的型號為MPC8245。

4.如權利要求3所述的一種基于CPCI總線的雙冗余可重構星載計算機系統，其特征在于，所述處理器A的仲裁器的總線允許信號引腳與處理器B的仲裁器的請求信號引腳相連；所述處理器A的仲裁器的請求信號引腳與處理器B的仲裁器總線允許信號引腳的相連。

5.如權利要求3或4所述的一種基于CPCI總線的雙冗余可重構星載計算機系統，其特征在于，所述處理器A的中斷控制器的引腳與處理器B的中斷控制器的中斷請求信號引腳相連；所述處理器A的中斷控制器的中斷請求信號引腳與處理器B的中斷控制器的引腳相連。

6.如權利要求3所述的一種基于CPCI總線的雙冗余可重構星載計算機系統，其特征在于，所述時鐘信號控制電路包括晶振與時鐘buffer；其中，時鐘buffer的型號為CY2309；晶振的信號輸出端連接芯片CY2309的REF參考端；信號方向控制電路的控制信號接入芯片CY2309的使能控制端S1與S2，控制信號由此控制芯片CY2309輸出時鐘信號或者不輸出時鐘信號；芯片CY2309的信號輸出端CLKA1為本系統卡輸出時鐘信號，輸出端CLKB1為另外一個系統卡輸出時鐘信號。