[發明專利]一種采用低延遲技術的發送器

在審

• 申請號: 201611203920.9
• 申請日: 2016-12-23
• 公開（公告）號: CN106802873A
• 公開（公告）日: 2017-06-06
• 發明（設計）人: 郭斌
• 申請（專利權）人: 長沙景美集成電路設計有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種采用低延遲技術的發送器，其特征在于：包括延遲優化電路和發送驅動器兩個部分。

2.如權利要求1所述的發送器，其特征在于：所述的延遲優化電路由PMOS管M5、M4，NMOS管M1、M2，電流源I3、I4以及開關S1、S2構成，其中PMOS管M5的柵極與開關S2的一端、S3的一端、S5的一端、PMOS管M4的漏極以及發送驅動器中M6的漏極、M8的柵極相連，M5的源極和襯底與電源VDD相連，M5的漏極與PMOS管M4的源極相連，M4的柵極接控制信號S2_N，M4的襯底與電源VDD相連，開關S2的另一端與電流源I3的一端相連，電流源I3的另一端與地VSS相連；

其中NMOS管M1的柵極與開關S1的一端、S4的一端、S6的一端、NMOS管M2的漏極以及發送驅動器中M3的漏極、M7的柵極相連，M1的源極和襯底與地VSS相連，M1的漏極與NMOS管M2的源極相連，M2的柵極接控制信號S1_N，M2的襯底與地VSS相連，開關S1的另一端與電流源I4的一端相連，電流源I4的另一端與電源VDD相連。

3.如權利要求1所述的發送器，其特征在于：所述的發送驅動器由PMOS管M6、M8，NMOS管M3、M7，電流源I1、I2、開關S3、S4、S5、S6以及反饋電容C1構成，其中PMOS管M6的柵極與數據信號D相連，M6的源極和襯底與電源VDD相連，M6的漏極與PMOS管M8的柵極、開關S2的一端、S3的一端、S5的一端以及延遲優化電路中M4的漏極、M5的柵極相連，PMOS管M8的源極和襯底與電源VDD相連，M8的漏極與NMOS管M7的漏極、反饋電容C1的一端以及發送器的輸出OUT相連，反饋電容的另一端與開關S5的另一端以及S6的另一端相連；

其中NMOS管M3的柵極與數據信號D相連，M7的源極和襯底與地VSS相連，M3的漏極與NMOS管M7的柵極、開關S1的一端、S4的一端、S6的一端以及延遲優化電路中M2的漏極、M1的柵極相連，NMOS管M7的源極和襯底與地VSS相連，M7的漏極與PMOS管M8的漏極、反饋電容C1的一端以及發送器的輸出OUT相連。

4.如權利要求1所述的發送器，其特征在于：當發送數據進行高跳變時，延遲優化電路PMOS管M4開啟，開關S2閉合，發送驅動器的開關S3、S5閉合，PMOS管M6斷開，同時NMOS管M2斷開，開關S1、S4、S6斷開，NMOS管M3閉合，電流I2和I3通過PMOS管M5與驅動管M8實現鏡像，對驅動管M8的柵極V1進行大電流放電，快速實現輸出節點OUT進入高跳變狀態，然后PMOS管M4斷開，開關S2斷開，采用電流I2實現低電平到高電平的輸出跳變最后維持高電平輸出狀態；

當發送數據進行低跳變時，延遲優化電路NMOS管M2開啟，開關S1閉合，發送驅動器的開關S4、S6閉合，NMOS管M3斷開，同時PMOS管M4斷開，開關S2、S3、S5斷開，PMOS管M6閉合，電流I1和I4通過NMOS管M1與驅動管M7實現鏡像，對驅動管M7的柵極V2進行大電流充電，快速實現輸出節點OUT進入低跳變狀態，然后NMOS管M2斷開，開關S1斷開，采用電流I4實現高電平到低電平的輸出跳變最后維持低電平輸出狀態。

5.如權利要求2、3、4所述的開關控制信號S1和S1_N、S2和S2_N，其特征在于：輸入數據經過RC擠脈沖技術產生；當輸入數據由低電平跳變到高電平時，S2為一定寬度的高脈沖信號，S2_N則反之；S1恒為高電平，S1_N則反之；

當輸入數據由高電平跳變到低電平時，S1為一定寬度的低脈沖信號，S1_N則反之；S2恒為低電平，S2_N則反之。

6.如權利要求5所述的開關控制信號S1和S1_N、S2和S2_N，其特征在于：高低電平的脈沖寬度只需保證發送器驅動管快速進入沿跳變狀態。