[發明專利]半導體器件及其制造方法和三維半導體封裝件

在審

• 申請號: 201611202281.4
• 申請日: 2016-12-23
• 公開（公告）號: CN107026144A
• 公開（公告）日: 2017-08-08
• 發明（設計）人: 陳憲偉;陳潔
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/525
• 分類號: H01L23/525;H01L23/552;H01L23/58
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,李偉

技術領域

本發明的實施例涉及半導體領域，更具體地涉及半導體器件及其制造方法和三維半導體封裝件。

背景技術

目前，電子設備是我們日常生活不可或缺的，其涉及并且包含許多電子組件。在電子工業中，電子組件構成的管芯廣泛地應用在各種電子設備和應用中。隨著電子工業的發展，電子組件的小型化和高級功能越來越重要。對于電子組件的小型化和高級功能的需求導致了更加復雜并且緊密的配置。

電子工業的主要趨勢在于，使電子組件更輕、更小、更多功能、更強大、更可靠以及低成本。因此，晶圓級封裝(WLP)技術受到人們的歡迎。這種技術提供了晶圓級上的電子組件的制造，并且廣泛地應用以滿足對于電子組件的小型化和高級功能的需求。

隨著晶圓級封裝的應用和復雜度的增加，給可靠性和穩定性帶來了挑戰。因此，不斷尋求用于WLP的結構和方法中的改進。

發明內容

本發明的實施例提供了一種半導體器件，包括：半導體管芯；絕緣層，圍繞所述半導體管芯，其中，所述絕緣層具有彼此相對的第一表面和第二表面；導電部件，從所述第一表面延伸以接近所述絕緣層的第二表面，其中，所述導電部件具有由所述絕緣層的第一表面暴露的第一端；以及屏蔽罩，覆蓋所述絕緣層的第一表面并且通過所述導電部件的由所述絕緣層的第一表面暴露的第一端接地。

本發明的實施例還提供了一種3D(三維)半導體封裝件，包括：模制構造，包括：第一半導體管芯和第二半導體管芯，堆疊在堆疊方向上；互連部件，連接在所述第一半導體管芯和所述第二半導體管芯之間；絕緣層，圍繞所述第二半導體管芯；和導電部件，由所述絕緣層圍繞，其中，所述導電部件沿著所述堆疊方向延伸；以及EMI(電磁干擾)屏蔽罩，覆蓋所述模制構造的外表面并且與所述導電部件電連接，其中，所述電磁干擾屏蔽罩和所述導電部件的電連接點在所述堆疊方向上介于所述電磁干擾屏蔽罩和所述導電部件之間。

本發明的實施例還提供了一種制造半導體器件的方法，包括：提供多個半導體封裝件，所述半導體封裝件中的每個都包括在襯底上接合的半導體管芯、位于所述襯底上方的導電部件、以及圍繞所述半導體管芯的絕緣層，其中，所述導電部件中的每個的遠離所述襯底的端部由所述絕緣層暴露；將所述半導體封裝件通過所述襯底附接至晶圓級襯底；通過切割所述晶圓級襯底分割所述半導體封裝件以形成多個模制構造；以及在所述絕緣層上方形成屏蔽罩，其中，所述屏蔽罩通過由所述絕緣層暴露的端部連接至所述導電部件。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的實施例。應該強調的是，根據工業中的標準實踐，對各種部件沒有按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。

圖1是抗EMI半導體器件10的一些實施例的簡化分解圖。

圖1B是沿圖1A中的線A-A'截取的截面圖。

圖2A是抗EMI半導體器件20的一些可選實施例的頂視圖。

圖2B是沿圖2A中的線B-B'截取的截面圖。

圖3A是抗EMI半導體器件30的一些可選實施例的頂視圖。

圖3B是沿圖3A中的線C-C'截取的截面圖。

圖4是根據本發明的各方面的制造半導體器件的方法的流程圖。

圖5A、圖5B、圖5C和圖5D是根據一些實施例的在制造半導體器件的各個操作中的一個的截面圖。

具體實施方式

以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。