[發明專利]微處理器與其中安全執行指令的方法

有效

• 申請號: 201611195519.5
• 申請日: 2011-05-25
• 公開（公告）號: CN107102843B
• 公開（公告）日: 2021-04-20
• 發明（設計）人: G.葛蘭.亨利;泰瑞.派克斯;布蘭特.比恩;湯姆士.A.克理斯賓
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F12/0875;G06F21/52;G06F21/71;G06F21/72;H04L9/08
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王新宇

1.一種微處理器，包括：

一指令高速緩沖存儲器，用以儲存加密指令；

一高速緩沖邏輯，設置來從該指令高速緩沖存儲器高速緩沖加密指令；

一安全存儲器，設置來儲存多個解密密鑰元；

一密鑰擴展邏輯，設置來從該多個解密密鑰元之中兩個或更多解密密鑰元導出一解密密鑰；以及

一解密邏輯，設置來以上述兩個或更多解密密鑰元導出的該解密密鑰對高速緩沖自該指令高速緩沖存儲器的一加密指令進行解密，

其中，該密鑰擴展邏輯是設置來旋轉移位一解密密鑰元，以產生一旋轉移位解密密鑰元，并且

其中，該密鑰擴展邏輯是設置來積累該旋轉移位解密密鑰元至一第二解密密鑰元，

其中，該密鑰擴展邏輯是設置來自減法積累以及加法積累中選擇其一，以積累該旋轉移位解密密鑰元至該第二解密密鑰元來增長解密密鑰的有效長度。

2.如權利要求1所述的微處理器，其中該指令高速緩沖存儲器也用于儲存純文字指令。

3.如權利要求2所述的微處理器，其中，高速緩沖自該指令高速緩沖存儲器的上述純文字指令以及加密指令皆設置成通過該解密邏輯管線化(pipelined)。

4.如權利要求3所述的微處理器，同高速緩沖并解密上述純文字指令采等量的時間，高速緩沖并解密上述加密指令。

5.如權利要求1所述的微處理器，其中，該解密邏輯包括異邏輯閘，設置來以上述兩個或更多解密密鑰元導出的該解密密鑰對高速緩沖自該指令高速緩沖存儲器的一加密指令進行異運算。

6.如權利要求1所述的微處理器，其中，該安全存儲器的儲存區域僅允許安全執行模式的程序存取。

7.如權利要求1所述的微處理器，其中，上述解密密鑰元的更新是在該密鑰擴展邏輯使用解密密鑰元推導該解密密鑰之前進行。

8.如權利要求1所述的微處理器，其中，該密鑰擴展邏輯是設置來基于一加密指令地址自該多個解密密鑰元中選擇所需的上述兩個或更多解密密鑰元。

9.如權利要求1所述的微處理器，其中，該密鑰擴展邏輯是設置來以一函式運算一加密指令地址所得的一數值旋轉移位該解密密鑰元。

10.如權利要求1所述的微處理器，其中，上述減法積累以及加法積累的選擇是基于一加密指令地址的一函式運算結果。

11.如權利要求1所述的微處理器，其中：

該密鑰擴展邏輯是設置來對所采用的上述兩個或更多解密密鑰元進行一數值運算，以推導出解密密鑰；

該密鑰擴展邏輯的設置所推導的解密密鑰的該有效密鑰長度等于一第一數值以及一第二數值的乘積，該第一數值為用于產生解密密鑰的解密密鑰元的可選擇數量，該第二數值為該數值運算所能產生的密鑰的可能數值組合的數量；且

該密鑰擴展邏輯是設置來將多個解密密鑰用于多個加密指令塊，上述加密指令塊的長度不長于該有效密鑰長度，且該密鑰擴展邏輯是對各接續的加密指令塊施予源自至少一個不同的解密密鑰元的一個新的且不同的解密密鑰。

12.一種加密指令安全執行方法，于一微處理器中安全執行加密指令，包括：

儲存多個解密密鑰元于一安全存儲器；

自一指令高速緩沖存儲器高速緩沖出加密指令；

自該安全存儲器接收該多個解密密鑰元之中的兩個或更多個解密密鑰元；

從接收自該安全存儲器的上述兩個或更多個解密密鑰元推導出一解密密鑰；

采用上述兩個或更多個解密密鑰元推導出的該解密密鑰，據以解密高速緩沖自該指令高速緩沖存儲器的一加密指令；以及

在該微處理器中安全執行解密后的指令，

所述方法更包括：

旋轉移位一解密密鑰元，以產生一旋轉移位解密密鑰元；以及

自減法積累以及加法積累中選擇其一，以積累該旋轉移位解密密鑰元至一第二解密密鑰元來增長解密密鑰的有效長度。