[發明專利]基于斷言的存儲器控制器接口時序參數化驗證系統

有效

• 申請號: 201611194032.5
• 申請日: 2016-12-21
• 公開（公告）號: CN106847344B
• 公開（公告）日: 2019-11-19
• 發明（設計）人: 張世遠;陳雷;于立新;彭和平;莊偉
• 申請（專利權）人: 北京時代民芯科技有限公司;北京微電子技術研究所
• 主分類號: G11C29/56
• 分類號: G11C29/56
• 代理公司: 11009 中國航天科技專利中心
• 代理人: 范曉毅<國際申請>=<國際公布>=<進入

基于斷言的存儲器控制器接口時序參數化驗證系統，涉及集成電路驗證技術領域；其中，配置單元：將配置參數傳輸至斷言文件庫；控制單元：將控制參數傳輸至斷言文件庫；斷言文件庫：根據配置參數和控制參數的數值選擇驗證所需的斷言文件；驗證所需的斷言文件：對接口信號時序和接口信號時序要求進行匹配，生成匹配信息，傳輸至檢測單元；待驗證存儲器控制器：將接口信號時序傳輸至驗證所需的斷言文件；根據失敗匹配信息對接口信號時序進行修改；檢測單元：當檢測到匹配失敗信號時，將失敗匹配信息傳輸至待驗證存儲器控制器；本發明提供基于斷言的存儲器控制器接口時序參數化驗證系統，能夠大量節省驗證時間，降低工作難度，并提高驗證的準確性。

技術領域

本發明涉及一種集成電路驗證技術領域，特別是一種基于斷言的存儲器控制器接口時序參數化驗證系統。

背景技術

隨著SoC越來越復雜，所使用的各個存儲器的類型以及訪問時序的復雜度也不斷增加，對其進行仿真驗證所需要的時間和人力資源也越來越多，在有限的項目時間內完成驗證任務的緊迫性越來越強。

對于存儲器時序驗證的傳統驗證方法，是通過抓取仿真過程中的存儲器接口訪問波形，然后通過人工確認的方式保證時序的正確性。

上述已有方式存在的缺點主要表現在：(1)耗時，需要耗費大量的時間抓取波形并確認時序。(2)不準確，人為因素不能保證時序驗證的正確性，容易出錯。

發明內容

本發明的目的在于克服現有技術的上述不足，提供基于斷言的存儲器控制器接口時序參數化驗證系統，提供基于斷言的存儲器控制器接口時序參數化驗證系統，該方法能夠大量節省驗證時間，降低工作難度，并提高驗證的準確性。

本發明的上述目的是通過如下技術方案予以實現的：

基于斷言的存儲器控制器接口時序參數化驗證系統，包括配置單元、控制單元、斷言文件庫、驗證所需的斷言文件、待驗證存儲器控制器、連接單元、檢測單元：

配置單元：人工錄入配置參數，并將配置參數傳輸至斷言文件庫；

控制單元：人工錄入控制參數，并將控制參數傳輸至斷言文件庫；

斷言文件庫：包括多個人工預先錄入的斷言文件；接收配置單元傳來的配置參數；接收控制單元傳來的控制參數；根據配置參數的數值和控制參數的數值選擇驗證所需的斷言文件；

待驗證存儲器控制器：生成接口信號時序，通過連接單元將接口信號時序傳輸至驗證所需的斷言文件；接收檢測單元傳來的失敗匹配信息，并根據檢測單元傳來的失敗匹配信息對接口信號時序進行修改；

驗證所需的斷言文件：包括接口信號時序要求；接收待驗證存儲器控制器傳來的接口信號時序，對接口信號時序和驗證所需的斷言文件中的接口信號時序要求進行匹配，生成匹配信息，并將匹配信息傳輸至檢測單元；所述匹配信息包括匹配成功信號INFO_SUC、或匹配失敗信號INFO_FAIL和失敗匹配信息；

檢測單元：接收驗證所需的斷言文件傳來的匹配信息，對匹配信息進行檢測，當檢測到匹配成功信號INFO_SUC時，不做處理；當檢測到匹配失敗信號INFO_FAIL時，將失敗匹配信息傳輸至待驗證存儲器控制器；

直至所有匹配信息中全部為匹配成功信號時，驗證結束。

在上述的基于斷言的存儲器控制器接口時序參數化驗證系統，所述的配置參數包括：

type_prom為是否產生prom類型斷言；

type_sram為是否產生sram類型斷言；

type_sdram為是否產生sdram類型斷言；

bw_prom為prom存儲器位寬；

bw_sram為sram存儲器位寬；