[發明專利]一種FinFET器件的CMP工藝建模方法

有效

• 申請號: 201611193180.5
• 申請日: 2016-12-21
• 公開（公告）號: CN108228943B
• 公開（公告）日: 2021-02-12
• 發明（設計）人: 徐勤志;陳嵐
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: G06F30/39
• 分類號: G06F30/39;G06F119/18
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 王寶筠

本發明公開了一種FinFET器件的CMP工藝建模方法，包括：基于CMP工藝對FinFET器件進行機理分析，其中，所述機理分析包括：CVD溝槽填充機理分析和CMP工藝研磨機理分析；根據所述機理分析的結果，對所述FinFET器件進行CMP工藝建模，其中，CMP工藝建模包括：淺溝道隔離CMP工藝建模、多晶硅CMP工藝建模、第零層間絕緣CMP工藝建模和金屬柵CMP工藝建模。由上述內容可知，本發明提供的技術方案，在于通過開發FinFET器件的CMP工藝建模技術，建立兼顧機理和效率的FinFET器件CMP仿真模型，以優化設計實現和工藝參數配置。

技術領域

本發明涉及FinFET器件的建模技術領域，更為具體的說，涉及一種FinFET 器件的CMP工藝建模方法。

背景技術

當芯片特征尺寸進入納米量級，電路的物理結構對工藝容差和設計提出了新的挑戰，工藝穩定性的控制日益艱難，許多衍生效應于設計時并未被充分考慮，可制造性和成品率成為集成電路工藝進入納米節點能否實現批量生產及盈利發展的最關鍵因素之一?？芍圃煨栽O計(Design for Manufacturability, DFM)技術融合了當今集成電路工藝和計算機輔助設計技術的先進成果，構建了一個溝通電路設計與工藝制造的橋梁，將系統提升納米尺度芯片的良率和性能，現已成為電子設計自動化(Electronic Design Automation,EDA)技術的前沿方向和研究熱點。

化學機械研磨(Chemical Mechanical Planarization，CMP)工藝建模技術作為支持DFM參考流程優化的芯片表面全局平坦化技術，在整個DFM流程中具有重要作用，通過仿真模型做厚度預測、熱點分析以及層次化的工藝模擬與冗余金屬填充已經成為設計階段必不可少的步驟之一。納米節點下的集成電路制造工藝，多孔超低k介電常數銅、高k金屬柵、鰭場效應晶體管(Fin Field Effect Transistor,FinFET)虛擬多晶硅柵、淺溝槽隔離、鎢研磨和層間絕緣 (Inter-layer Dielectric,ILD)已成為CMP工藝的重要制程。在先進工藝節點，半導體行業將普遍采用功耗低、集成度高、隨機波動小的非平面FinFET晶體管結構，而與之相應的CMP平坦化技術也隨器件結構發生顯著變化。與此同時，FinFET CMP前道工藝被研磨材料主要涉及氧化物、多晶硅及氮化硅等材質，基于先進工藝節點開發的無磨粒CMP、低壓CMP、電化學CMP等技術，較傳統研磨機理具有顯著區別，磨粒切削等機械作用將大幅降低甚至徹底消失，化學腐蝕將占據材料去除機理的主導地位，直接基于粒子去除和經驗公式建立CMP模型將進一步降低模擬工具仿真精度，難以反映CMP工藝的真實機理和模擬FinFET器件的CMP的表面平坦性。

FinFET器件的CMP前道工藝建模主要面臨以下問題：(1)在Fin的制作過程中，需要創建STI(Shallow Trench Isolation，淺溝道隔離)隔離區域，因此，與傳統平面器件類似，需要進行STI CMP工藝過程。由于CMP后SiN的凹陷會影響Fin的溝道高度，從而直接影響器件性能。相應地，需要開展STI CMP 建模；(2)從平面CMOS設計轉變為FinFET晶體管，在虛擬柵多晶硅薄膜中產生了新的CMP工藝步驟，由于硅鰭工藝導致CVD(Chemical VaporDeposition，化學氣相沉積)表面不平整，必須在柵刻蝕前進行Poly-Si多晶硅 CMP，以防止柵的高度影響字線的電流攜載能力；(3)在器件隔離過程中，還需進行層間絕緣ILD0 CMP工藝(Poly Open CMP)，因此，ILD0 CMP建模必不可少；(4)此外，后柵工藝中Metal Gate CMP仍然非常關鍵，金屬柵高度直接決定了FinFET晶體管的最終柵高度。需要注意的是，關于自對準接觸氮化硅蓋帽CMP工藝這里不做討論。

因此，基于FinFET新型三維器件結構，有必要充分理解CMP的研磨機制，研究和開發與FinFET結構相適應的CMP建模技術，才能建立真正兼顧機理和效率的FinFET器件CMP仿真模型，以優化設計實現和工藝參數配置。

發明內容