[發明專利]具有背柵負電容的半導體器件及其制造方法

有效

• 申請號: 201611189669.5
• 申請日: 2016-12-19
• 公開（公告）號: CN106653857B
• 公開（公告）日: 2020-05-29
• 發明（設計）人: 朱慧瓏;朱正勇;賈昆鵬
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L21/336;H01L21/34;H01L21/28;H01L21/44
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

公開了一種具有背柵負電容的半導體器件及其制造方法及包括這種半導體器件的電子設備。根據實施例，半導體器件可以包括：襯底；在襯底上設置的有源層；設于有源層上的控制柵；設于有源層下的背柵，其中，背柵包括負電容器。

技術領域

本公開涉及半導體領域，具體地，涉及具有背柵負電容的半導體器件及其制造方法以及包括這種半導體器件的電子設備。

背景技術

亞閾值擺幅(Sub-threshold Swing，SS)是金屬氧化物半導體場效應晶體管(MOSFET)的一項重要的大于零的性能參數，希望越小越好。目前，常溫下SS的極限值約為60mV/dec，且難以隨著器件尺寸的縮小而降低。期望能夠實現更小的SS，以改善器件性能。

發明內容

有鑒于此，本公開的目的至少部分地在于提供一種具有背柵負電容的半導體器件及其制造方法以及包括這種半導體器件的電子設備。

根據本公開的一個方面，提供了一種半導體器件，包括：襯底；在襯底上設置的有源層；設于有源層上的控制柵；設于有源層下的背柵，其中，背柵包括負電容器。

根據本公開的另一方面，提供了一種制造半導體器件的方法，包括：在襯底上形成負電容器；在負電容器上形成背柵介質層；在背柵介質層上形成有源層；以及在有源層上形成控制柵。

根據本公開的另一方面，提供了一種電子設備，包括上述半導體器件。

根據本公開的實施例，通過在背柵中形成負電容，可以有效降低器件的亞閾值擺幅(SS)。另外，由于負電容，可以降低器件的功耗，因此這種器件可以適用于各種低功耗應用如物聯網(IoT)和可穿戴設備等。

附圖說明

通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優點將更為清楚，在附圖中：

圖1是示出了根據本公開實施例的半導體器件的示意電路圖；

圖2-6(c)示出了根據本公開實施例的制造半導體器件的流程的示意圖。

貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。

具體實施方式

以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。

在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。

在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調轉朝向時，該層/元件可以位于該另一層/元件“下”。

圖1是示出了根據本公開實施例的半導體器件的示意電路圖。

如圖1所示，根據該實施例的半導體器件100可以包括控制柵(G1)、背柵(G2)、源極(S)和漏極(D)。根據本公開的實施例，控制柵G1和背柵G2可以分設于半導體器件100的有源層的相對兩側，例如上下兩側。在有源層中，可以形成溝道區。控制柵G1可以控制溝道區導通與否。另外，背柵G2也可以影響溝道區。源區S和漏區D可以形成在溝道區兩側，并可以經由溝道區而彼此電連通。