[發明專利]具有用于鎖存器冗余的電容性存儲的裝置和方法

在審

• 申請號: 201611164350.7
• 申請日: 2016-12-15
• 公開（公告）號: CN107025925A
• 公開（公告）日: 2017-08-08
• 發明（設計）人: 尼哈·N·馬哈特梅;庫馬爾·阿比謝克;斯瑞肯斯·賈甘納坦
• 申請（專利權）人: 恩智浦美國有限公司
• 主分類號: G11C7/24
• 分類號: G11C7/24;G11C11/24
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 范心田

1.一種主從存儲電路，其特征在于，包括：

耦合到第一主數據存儲節點的第一主部分；以及

耦合到第一從數據存儲節點的第一從部分，其中所述第一主部分包括耦合到所述第一主數據存儲節點的第一主鎖存器或第一主電容性元件中的一個，并且所述第一從部分包括耦合到所述第一從數據存儲節點的第一從鎖存器或第一從電容性元件中的一個，其中如果所述第一主部分包括所述第一主鎖存器，那么所述第一從部分包括所述第一從電容性元件，并且如果所述第一主部分包括所述第一主電容性元件，那么所述第一從部分包括所述第一從鎖存器。

2.根據權利要求1所述的主從存儲電路，其特征在于，另外包括：

耦合到第二主數據存儲節點的第二主部分；以及

耦合到第二從數據存儲節點的第二從部分，其中所述第二主部分包括耦合到所述第二主數據存儲節點的第二主鎖存器或第二主電容性元件中的一個，并且所述第二從部分包括耦合到所述第二從數據存儲節點的第二從鎖存器或第二從電容性元件中的一個，其中如果所述第二主部分包括所述第二主鎖存器，那么所述從部分包括所述第二從電容性元件，并且如果所述第二主部分包括所述第二主電容性元件，那么所述第二從部分包括所述第二從鎖存器。

3.根據權利要求2所述的主從存儲電路，其特征在于，另外包括：

馬勒門，所述馬勒門具有耦合到所述第一從存儲節點的第一輸入端、耦合到所述第二從存儲節點中的一個的第二輸入端，以及耦合到所述主從存儲電路的輸出端的輸出端。

4.根據權利要求1所述的主從存儲電路，其特征在于，另外包括：

耦合到所述主從存儲電路的輸入端的第一開關；以及

耦合在所述第一主部分和所述第一從部分之間的第二開關，其中所述第一開關和所述第二開關在時鐘信號的相反相位期間為關閉的。

5.根據權利要求1所述的主從存儲電路，其特征在于，另外包括：

耦合到所述第一主電容性元件或所述第一從電容性元件的上拉晶體管，所述上拉晶體管具有經耦合以接收復位信號的控制電極；以及

邏輯門，所述邏輯門具有耦合到所述第一主鎖存器或所述第一從鎖存器的輸入端的第一輸入端、經耦合以接收所述復位信號的第二輸入端，以及耦合到所述第一主鎖存器或所述第一從鎖存器的輸出端的輸出端。

6.一種主從存儲電路，其特征在于，包括：

第一主部分，所述第一主部分具有耦合在所述主從存儲電路的輸入端和第一主數據存儲節點之間的第一主鎖存器；

第一從部分，所述第一從部分耦合到第一從數據存儲節點，并且具有耦合到所述第一從數據存儲節點的第一從電容性元件；

第二主部分，所述第二主部分具有耦合在所述主從存儲電路的輸入端和第二主數據存儲節點之間的第二主鎖存器；以及

第二從部分，所述第二從部分耦合到第二從數據存儲節點，并且具有耦合到所述第二從數據存儲節點的第二從電容性元件，其中：

在時鐘信號的第一相位期間，所述第一主部分和所述第二主部分處于透明相，并且所述第一從部分和所述第二從部分處于保持相，在所述保持相中，所述第一電容性元件和所述第二電容性元件被配置成存儲所述第一從存儲節點和所述第二從存儲節點的狀態。

7.根據權利要求6所述的主從存儲電路，其特征在于，在時鐘的第二相位期間，所述第一從部分和所述第二從部分處于所述透明相，并且所述第一主部分和所述第二主部分處于所述保持相。

8.根據權利要求6所述的主從存儲電路，其特征在于，另外包括：

第一開關，所述第一開關耦合在所述主從存儲電路的所述輸入端和所述第一主鎖存器之間；

第二開關，所述第二開關耦合在所述第一主存儲節點和所述第一從存儲節點之間；

第三開關，所述第三開關耦合在所述主從存儲電路的所述輸入端和所述第二主鎖存器之間；以及

第四開關，所述第四開關耦合在所述第二主存儲節點和所述第二從存儲節點之間，其中在所述時鐘信號的所述第一相位期間，所述第一開關和所述第三開關為關閉的，并且所述第二開關和所述第四開關是打開的，以及在所述時鐘信號的第二相位期間，所述第一開關和所述第三開關是打開的，并且所述第二開關和所述第四開關是關閉的。