[發(fā)明專利]衛(wèi)星導航抗干擾天線調零處理數據同步方法

在審

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• 申請日: 2016-12-15
• 公開（公告）號: CN106772454A
• 公開（公告）日: 2017-05-31
• 發(fā)明（設計）人: 謝斌斌;王曉宇;金燕;張驊
• 申請（專利權）人: 中國電子科技集團公司第二十研究所
• 主分類號: G01S19/21
• 分類號: G01S19/21
• 代理公司: 西北工業(yè)大學專利中心61204
• 代理人: 顧潮琪

技術領域

本發(fā)明屬于衛(wèi)星導航領域，涉及一種衛(wèi)星導航天線抗干擾處理方法。

背景技術

近年來多次局部戰(zhàn)爭的實踐表明，未來戰(zhàn)爭電子信息系統(tǒng)電磁環(huán)境非常復雜，電子信息設備將面臨電子干擾的嚴重威脅。衛(wèi)星導航技術因其全天候、廣覆蓋和低成本等特點展示出強大的競爭力，被廣泛的使用。但是，衛(wèi)星信號到達地球表面的信號電平約為-130dBmw，如此微弱的信號，在實際導航應用環(huán)境中，極易受到外來干擾導致衛(wèi)星導航接收機無法正常工作。通常為衛(wèi)星導航接收機增加抗干擾設備以保證衛(wèi)星導航接收機能正常工作。

目前，常用的抗干擾算法主要有自適應調零抗干擾算法、波束形成抗干擾算法等。該類算法通過空域、空時聯(lián)合或空頻聯(lián)合對消掉干擾信號，實現抗干擾的目的。但算法在FPGA實現時不能做到數據的同步處理，會降低抗干擾算法的性能。

發(fā)明內容

為了克服現有技術的不足，本發(fā)明提供一種抗干擾天線調零算法FPGA實現的數據同步處理方法，該方法可以實現抗干擾處理數據同步的目的，提高抗干擾能力。

本發(fā)明解決其技術問題所采用的技術方案包括以下步驟：

步驟一，對AD采樣的數據進行降低一倍速率的降采樣，即AD采樣頻率為fs，降采樣頻率為fs/2；

步驟二，對降采樣數據采用自適應調零算法進行抗干擾處理，得到其中為估計得到的期望信號；y(n)為期望信號0；x(n)為n時刻的陣列天線采樣數據，w(n)為計算的陣列權值，初始值取[1，0，…，0]，e(n)為n時刻的陣列輸出誤差，μ為收斂步長；

步驟三，對抗干擾處理后的數據進行兩倍插值處理，插值后信號輸出速率為fs。

所述抗干擾處理的最小工作頻率為2*fs，每2*fs個時鐘，抗干擾處理完成一次權值計算，權值與輸入數據相乘后輸出。

所述期望信號y(n)的取值為0；所述收斂步長μ的取值為0.0001。

所述的插值處理方法包括插零值和CIC插值。

本發(fā)明的有益效果是：可以使降采樣后的數據與權值達到同步處理的目的，使當前權值作用于當前數據，提高抗干擾權值的計算精度，提升抗干擾性能。

附圖說明

圖1是數據同步處理結構示意圖；

圖2是陣列抗干擾數據同步處理構圖。

具體實施方式

下面結合附圖和實施例對本發(fā)明進一步說明，本發(fā)明包括但不僅限于下述實施例。

抗干擾調零算法的數據同步處理方法處理框圖如圖1所示，陣列接收信號通過接收天線、下變頻及AD變換成為數字信號輸入到FPGA中，在FPGA中完成抗干擾調零算法的數據同步處理，其實現步驟如下：

步驟一：數字降采樣處理

AD采樣頻率fs，因FPGA工作最高時鐘頻率受到限制，為降低FPGA的最高工作時鐘，首先對采樣的數據進行降采樣。信號有一定帶寬，降采樣不能使信號頻率發(fā)生混疊，一般降低一倍速率，即fs/2。

步驟二：高速抗干擾處理

抗干擾一般使用自適應調零算法(公知步驟)，其算法原理為：

其中為估計得到的期望信號；y(n)為期望信號，一般為0；x(n)為n時刻的陣列天線采樣數據，w(n)為計算的陣列權值，初始值取[1，0，…，0]，e(n)為n時刻的陣列輸出誤差，μ為收斂步長，經驗值取0.0001。

FPGA進程的并行運行機制以及抗干擾算法計算的延時影響，當前x(n)計算得到的權值w(n+1)，不能作用于x(n+1)。為實現數據同步處理，可以提高抗干擾處理速度，即在降采樣輸出數據發(fā)生一次變化的時鐘周期內，抗干擾處理完成一次抗干擾權值的計算。在降采樣中，信號采樣頻率降低一倍，自適應調零抗干擾算法計算一次權值需要4個時鐘周期，抗干擾處理的最小工作頻率為4*fs/2＝2*fs。每2*fs個時鐘，抗干擾算法完成一次權值計算，權值與輸入數據相乘后輸出。抗干擾完輸出的數據頻率為fs/2。

步驟三：插值信號處理

D/A的工作時鐘為fs，抗干擾FPGA輸出信號速率應該也為fs。抗干擾處理輸出信號的速率為fs/2，需對信號進行兩倍插值處理，插值完信號輸出速率為fs。常用的插值處理方式有兩種：插零值與CIC插值。

對于4陣元半波長線性布陣陣列，A/D、D/A及FPGA系統(tǒng)輸入時鐘為60MHz，抗干擾數據同步處理框圖如圖2所示。對于GPS信號，信號帶寬為2MHz，射頻前端處理完后轉變?yōu)橹蓄l信號，中頻頻率為5MHz。經過A/D采樣后輸入到FPGA中，在FPGA中的數據同步處理方式如下：