[發明專利]一種片上網絡的跨時鐘域高速數據通信接口電路

有效

• 申請號: 201611153386.5
• 申請日: 2016-12-14
• 公開（公告）號: CN106603442B
• 公開（公告）日: 2019-06-25
• 發明（設計）人: 李晶皎;王愛俠;李貞妮;鐘順達
• 申請（專利權）人: 東北大學
• 主分類號: H04L12/933
• 分類號: H04L12/933;H04L12/935
• 代理公司: 沈陽東大知識產權代理有限公司 21109
• 代理人: 李運萍

一種片上網絡的跨時鐘域高速數據通信接口電路，掛載到片上網絡的路由節點上，包括以下三個模塊：輸入多路選擇器模塊、數據緩沖存儲模塊和輸出多路選擇器模塊；所述的輸入多路選擇器模塊的輸出端連接到數據緩沖存儲模塊的輸入端，數據緩沖存儲模塊的輸出端連接到輸出多路選擇器模塊的輸入端。所述的數據緩沖存儲模塊，包括多個基于令牌環的環形異步FIFO，所述的多個基于令牌環的環形異步FIFO的輸入端并聯連接到輸入多路選擇器模塊的輸出端，所述的多個基于令牌環的環形異步FIFO的輸出端并聯連接到輸出多路選擇器模塊的輸入端。在電路結構中，將經過數據緩沖存儲模塊的高速數據碼流連續地進行運算與處理，實現數據碼流的無縫緩沖與傳輸。

技術領域

本發明屬于數字集成電路領域，具體涉及一種片上網絡的跨時鐘域高速數據通信接口電路。

背景技術

隨著國內微電子技術的快速發展以及FPGA系統設計的復雜化，在單一芯片上集成數百個IP核已成為可能。片上網絡(Network on chip,NOC)的出現滿足了眾多IP核通信的需求。然而，傳統的同步設計技術采用單一的電壓時鐘域，限制了NOC性能的提高和功耗的降低，已逐漸成為片上網絡的設計瓶頸。在實際的工程中，尤其是高速視頻采集和處理系統中，系統內部的各個功能模塊往往需要工作在不同頻率的時鐘域中，跨時鐘域處理不可避免。

為了解決這一問題，跨時鐘域同步電路機制及其設計方法近年來成為了片上網絡的研究熱點。常用的跨時鐘域同步電路有：兩級或多級寄存器同步、電平同步、握手同步、異步FIFO等。這些設計方法雖然在一定程度上，很好的減小了跨時鐘域傳輸所帶來的亞穩態的影響，但仍無法滿足片上網絡對大容量、多比特和高速度視頻數據碼流進行實時傳輸的需求。

目前片上網絡跨時鐘域數據通信接口的設計核心難題，一是如何解決跨時鐘域的數據傳輸所導致的亞穩態問題；二是如何實現片上網絡跨時鐘域高速數據的傳輸,避免數據丟失和傳輸數據的不連續。片上網絡相鄰節點之間進行跨時鐘域的數據傳輸容易引起亞穩態，導致數據丟失，影響片上網絡高速視頻數據處理系統的性能。MTBF(Mean time offailure，平均無故障時間)是衡量亞穩態的有效指標，MTBF的值越大，則出現亞穩態問題的概率就越小。MTBF的計算公式為：

MTBF＝e^Tmet/C2/C₁·f_clk·f_data

發明內容

針對現有技術的不足，本發明提出一種片上網絡的跨時鐘域高速數據通信接口電路。將亞穩態問題發生的概率降到最低，同時，滿足了片上網絡大容量、多比特和高速度視頻數據碼流的實時傳輸的要求。

本發明的具體技術方案如下：

本發明提出的一種片上網絡的跨時鐘域數據通信接口電路，是由輸入多路選擇器模塊、數據緩沖存儲模塊和輸出多路選擇器模塊三大部分組成。輸入多路選擇器模塊的輸出端連接到數據緩沖存儲模塊的輸入端，數據緩沖存儲模塊的輸出端連接到輸出多路選擇器模塊的輸入端。

數據緩沖存儲模塊，包括多個基于令牌環的環形異步FIFO，多個基于令牌環的環形異步FIFO的輸入端并聯連接到輸入多路選擇器模塊的輸出端，多個基于令牌環的環形異步FIFO的輸出端并聯連接到輸出多路選擇器模塊的輸入端。

基于令牌環的環形異步FIFO，包括令牌環結構，令牌環結構包括八個鎖存器，八個鎖存器的連接方式為上一級的鎖存器的輸出端連接到下一級的鎖存器的輸入端，最后一級的鎖存器的輸出端連接到第一級鎖存器的輸入端。

片上網絡的視頻采集IP核所產生的輸入數據輸入到輸入多路選擇器模塊，所述的輸入多路選擇器模塊在使能信號有效的情況下把輸入數據依次輸出到數據緩沖存儲模塊，所述的輸出多路選擇器模塊在使能信號有效的情況下將數據緩沖存儲模塊中的數據依次讀出，并將輸出數據送入片上網絡的視頻處理IP核。