[發明專利]一種基于海思平臺的視頻拼接方法

在審

• 申請號: 201611148688.3
• 申請日: 2016-12-13
• 公開（公告）號: CN106791482A
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 李濤;何常
• 申請（專利權）人: 廣東威創視訊科技股份有限公司
• 主分類號: H04N5/262
• 分類號: H04N5/262;H04N5/265
• 代理公司: 廣州粵高專利商標代理有限公司44102
• 代理人: 邱奕才,凌衍芬

技術領域

本發明涉及視頻拼接領域，具體涉及一種基于海思平臺的視頻拼接方法。

背景技術

視頻拼接墻是由多個顯示單元拼接在一起共同構成一個大屏進行顯示的應用。傳統的視頻拼接處理器需要使用“解碼處理器+FPGA”的架構，其中解碼處理器實現視頻的解碼，而FPGA實現視頻裁剪、縮放和疊加算法。這樣的架構成本高昂，另外，使用FPGA實現的疊加算法延時最低，但開發難度大，開發周期長。而若使用CPU實現則因視頻圖像數據量巨大，頻繁的拷貝、存儲以及運算會增加CPU負擔，導致CPU占用率高，無法再處理其他事務。

而隨著視頻處理技術的不斷發展，各類拼接墻用戶，諸如作戰中心、鐵路管理中心等客戶對大墻拼接效果也表露出較高的技術要求，譬如追求高實時性、疊加層數多以及低成本。CPU這樣的結構顯然無法滿足用戶的需求，而高成本高開發投入的“解碼處理器+FPGA”也無法滿足用戶需求。

發明內容

本發明的目的是解決現有技術的缺陷，提供一種能夠提高實時性、輕易實現視頻圖形疊加和縮放的視頻拼接方法，采用的技術方案如下：

一種基于海思平臺的視頻拼接方法，包括：

將一個畫面裁剪成N個小畫面；

對裁剪后的小畫面進行縮放；

將縮放后的小畫面輸出到拼接墻上對應的位置；

其特征在于，使用海思Hi3536芯片進行以上操作。

進一步地，當有多個畫面疊加在一起時，則分別對每個畫面進行裁剪、縮放，然后分別輸出到拼接墻上對應的位置。

假設有多個畫面疊加在一起,則對圖像分塊裁剪后分別在每個顯示單元上進行疊加，這樣，多個顯示單元就共同顯示一幅完整的多層疊加畫面了。

進一步地，本發明中，進行視頻疊加時使用DMA方式進行視頻像素拷貝。

視頻疊加操作其實是對多幅圖像進行拷貝動作，海思Hi3536芯片提供DMA操作，能夠高效地對圖像像素數據進行拷貝，消耗極低CPU資源，即使對多個視頻進行疊加，仍然能簡單地將該視頻直接拷貝到指定位置，并且疊加時間有足夠的余量，不會對幀率控制造成影響。 在海思Hi3536芯片說明有描述，在同一個視頻層中不能通道間疊加，而Hi3536芯片只有兩個高清視頻層，因此傳統的疊加方法只支持2層的1080p疊加，而本發明使用DMA方式進行視頻像素拷貝，實現了16層1080p@30的疊加性能。

與現有技術相比，本發明的有益效果：

本發明在器件成本和開發周期上加以考慮，提供基于海思Hi3536芯片的視頻拼接方案，使用了海思的SOC內部自帶的圖像處理引擎對視頻圖像的數學運算和圖像操作提供硬件上的支持，能夠輕易實現縮放和疊加，同時海思SOC內部自帶視頻解碼器資源，實現將視頻拼接處理器集成在一塊芯片上實現，可不采用傳統的“解碼處理器+FPGA”結構來實現視頻拼接。

附圖說明

圖1是本發明實施例的流程圖；

圖2是本發明實施例對圖像進行裁剪的示意圖；

圖3是本發明實施例對2個畫面疊加情況下對圖像進行裁剪的示意圖；

圖4是本發明實施例對16層視頻疊加的效果圖。

具體實施方式

下面結合附圖和實施例對本發明做進一步詳細說明。

如圖1所示，一種基于海思平臺的視頻拼接方法，包括：

將一個畫面裁剪成N個小畫面；

對裁剪后的小畫面進行縮放；

將縮放后的小畫面輸出到拼接墻上對應的位置，如圖2所示；

使用海思Hi3536芯片進行以上操作。

進一步地，當有多個畫面疊加在一起時，則分別對每個畫面進行裁剪、縮放，然后分別輸出到拼接墻上對應的位置。

假設有多個畫面疊加在一起,則對圖像分塊裁剪后分別在每個顯示單元上進行疊加，這樣，多個顯示單元就共同顯示一幅完整的2層疊加畫面了，如圖3所示。

本實施例中，進行視頻疊加時使用DMA方式進行視頻像素拷貝。

視頻疊加操作其實是對多幅圖像進行拷貝動作，海思Hi3536芯片提供DMA操作，能夠高效地對圖像像素數據進行拷貝，不會消耗CPU資源，即使對多個視頻進行疊加，仍然能簡單地將該視頻直接拷貝到指定位置，本實施例測試能對16路1080p@30的視頻進行實時疊加，如圖4所示。而且，疊加一幀只需18ms，效果良好，對于30幀/秒的視頻，其一幀時間間隔為1/30s = 33.33ms并且疊加時間有足夠的余量，不會對幀率控制造成影響。