[發明專利]具有減小環路延時功能的判決反饋均衡器

在審

• 申請號: 201611142397.3
• 申請日: 2016-12-12
• 公開（公告）號: CN108616468A
• 公開（公告）日: 2018-10-02
• 發明（設計）人: 呂俊盛;邵剛;王晉;唐龍飛;田澤;劉穎
• 申請（專利權）人: 中國航空工業集團公司西安航空計算技術研究所
• 主分類號: H04L25/03
• 分類號: H04L25/03
• 代理公司: 中國航空專利中心 11008
• 代理人: 杜永保

本發明提供一種用于減小判決反饋均衡器環路延時的加法器配置方法，該方法基于判決反饋均衡器器的基本結構，主要包括：兩級串聯加法器，采樣器和延時鎖存器，反饋信號系數控制電路。其特征在于針對傳統的判決反饋均衡器電路中的加法器結構，將其用以加和全部反饋信號的單一加法器，分裂為兩級串聯加法器；同時，將對環路時間約束最嚴格的反饋環路信號配置到后級加法器中，將其他反饋信號配置到前級加法器中。該配置方法在傳統判決反饋均衡器結構基礎上，僅需做簡單的修改，即可有效減小判決反饋均衡器環路的延時，保證其在超高速應用下功能的正確性。

技術領域

本發明屬于電子電路設計技術，涉及一種用于減小環路延時判決反饋均衡器。

背景技術

判決反饋均衡器(Decision Feedback Equalizer，DFE)廣泛應用于各種高速傳輸接口的接收器電路中。傳統的判決反饋均衡器，串行數據進入到加法器中，通過加減不同權重系數Wn的延時信號完成對輸入信號幅度的調整。經過加法器處理后的信號Zk進入采樣器，經過采樣后由模擬信號轉化為數字信號dk，通過多級鎖存器對串行信號進行延時處理。不同延時的信號乘以不同的權重系數再反饋到加法器，從而完成整個負反饋過程。判決反饋均衡器在接收器中的工作速率最高，需要將受信道衰減嚴重影響的數據正確均衡，保證輸入采樣器的信號眼圖張開，它是決定數據采樣正確性的電路之一，因此是接收器系統中的重要模塊。

判決反饋均衡器加法器輸出的信號Zk經過采樣后，經過第一級延時電路和系數w1加權后需要在一個bit時間內反饋到加法器。隨著傳輸數據率的不斷提高，第一bit的反饋時間約束變得越來越緊。例如在10Gbps的傳輸數據率下，需要在100ps的時間內完成對數據的加和、采樣、鎖存和系數加權，時序約束非常緊。同理，如果傳輸速率進一步提升，則對第二bit甚至第三bit的反饋時間約束也變得更嚴格。因此，隨著數據率的不斷提高，反饋環路的時序約束成為限制判決反饋均衡器工作速率提高的瓶頸。

對于復雜長距離信道的判決反饋均衡，需要采用多權重系數來對信道進行補償，如圖1中的Wn。然而權重系數越多，在加法器上的反饋負載越重，使得加法器的延時增大，從而使得反饋延時環路時序約束更緊，導致均衡失效。目前常用的減小判決反饋均衡器環路延時的方法多采用電路級的方法，即通過電路的優化追求加法器、采樣器、鎖存器和系數加權電路工作延時的縮小，從而降低整體環路延時。這種方法需要針對不同的工藝平臺進行電路優化，需要花費大量時間精力對電路進行設計；另一方面，電路速率的提升必將帶來功耗的增加。另一種采用非滾動環路(loop unrolling)結構的判決反饋均衡，能夠將環路時序約束最嚴格的第一bit環路進行簡化，從而降低時序要求。但是，該方法針對除第一bit環路進行優化時，會使電路更加復雜，帶來功耗、電路控制上的負面影響，因此該電路結構目前僅適用于對第一bit環路時序進行優化。

發明內容

本發明要解決的技術問題是，提出一種具有減小環路延時功能的判決反饋均衡器，結構簡單，易于實現。

本發明具體技術解決方案如下：

一種具有減小環路延時功能的判決反饋均衡器，包括第一級加法器A、采樣器、鎖存器和n個系數加權電路，特征在于，還包括第二級加法器B，第一級加法器A、第二級加法器B和采樣器依次串聯連接，將第一bit延時輸出信號反饋到第二級加法器B中，將其他bit延時輸出信號配置到第一級加法器A中。

一種具有減小環路延時功能的判決反饋均衡器，包括第一級加法器、采樣器、鎖存器和n個系數加權電路，特征在于，還包括N個加法器，第一級加法器A、該若干個加法器和采樣器依次串聯連接，將第一bit延時輸出信號配置到最后級加法器中，將第二bit延時輸出配置到倒數第二級加法器中，以此類推，將其他bit延時輸出信號配置到第一級加法器中，N大于等于2。

有益效果：本發明在傳統判決反饋均衡器結構基礎上，僅需做簡單的修改，即可有效減小判決反饋均衡器環路的延時，保證其在超高速應用下功能的正確性。