[發(fā)明專(zhuān)利]一種TigerSharc DSP快速加載方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201611139686.8
• 申請(qǐng)日: 2016-12-12
• 公開(kāi)（公告）號(hào): CN108228262B
• 公開(kāi)（公告）日: 2021-03-26
• 發(fā)明（設(shè)計(jì)）人: 賀瑩;王闖;楚要?dú)J;吳翼虎;張曉曦
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中國(guó)航空工業(yè)集團(tuán)公司西安航空計(jì)算技術(shù)研究所
• 主分類(lèi)號(hào): G06F9/445
• 分類(lèi)號(hào): G06F9/445;G06F13/40;G06F5/06
• 代理公司: 中國(guó)航空專(zhuān)利中心 11008
• 代理人: 郭平

1.一種TigerSharc DSP快速加載方法，其特征是，由FPGA通過(guò)DSP局部總線(xiàn)讀取FLASH中存儲(chǔ)的程序數(shù)據(jù)，在FPGA內(nèi)部經(jīng)過(guò)FIFO進(jìn)行數(shù)據(jù)緩存，同時(shí)按照LINK接口傳輸協(xié)議向DSP的LINK接口傳送數(shù)據(jù)，從而實(shí)現(xiàn)DSP程序加載，具體步驟如下：

a)DSP加載及總線(xiàn)權(quán)控制：在FPGA中將TigerSharc DSP的BMS管腳狀態(tài)置為‘1’,配置DSP為從加載模式；在FPGA中通過(guò)對(duì)DSP的HBR管腳狀態(tài)進(jìn)行控制，實(shí)現(xiàn)總線(xiàn)權(quán)限的獲取和釋放；DSP加載完成前將HBR管腳狀態(tài)置為‘0’，DSP釋放局部總線(xiàn)權(quán)控制權(quán)給外部設(shè)備；當(dāng)FPGA讀取FLASH數(shù)據(jù)完成后，將DSP的HBR管腳狀態(tài)置為‘1’，將DSP局部總線(xiàn)使用權(quán)歸還DSP；

b)FLASH讀控制：在FPGA中對(duì)FLASH的復(fù)位信號(hào)、片選使能信號(hào)、輸出使能、寫(xiě)使能信號(hào)進(jìn)行控制；FLASH的復(fù)位信號(hào)在DSP復(fù)位期間置為有效態(tài)，DSP復(fù)位結(jié)束后置為無(wú)效；FLASH的片選使能信號(hào)和輸出使能信號(hào)在DSP復(fù)位結(jié)束后CE和OE置為有效態(tài)，當(dāng)FLASH數(shù)據(jù)讀取完成后置為無(wú)效態(tài)；FLASH寫(xiě)信號(hào)置無(wú)效態(tài)；FLASH讀時(shí)鐘為2倍的LINK接口時(shí)鐘；

c)FIFO寫(xiě)控制：在FPGA內(nèi)部開(kāi)辟深度為16，寬度為8的FIFO緩沖區(qū)對(duì)讀入的FLASH數(shù)據(jù)進(jìn)行緩沖，F(xiàn)IFO讀寫(xiě)時(shí)鐘采用2倍的LINK接口時(shí)鐘；FIFO寫(xiě)控制分為4個(gè)狀態(tài)，復(fù)位時(shí)為狀態(tài)S0；復(fù)位結(jié)束后進(jìn)入S1狀態(tài)，在S1狀態(tài)將FIFO寫(xiě)信號(hào)置為有效態(tài)，判斷FIFO是否已滿(mǎn)及FLASH數(shù)據(jù)是否已讀完，當(dāng)FIFO未滿(mǎn)且FLASH數(shù)據(jù)未讀完繼續(xù)留在S1狀態(tài)，當(dāng)FIFO已滿(mǎn)跳轉(zhuǎn)至S2狀態(tài)，當(dāng)FLASH數(shù)據(jù)已讀完跳轉(zhuǎn)至S3狀態(tài)；在S2狀態(tài)將FIFO寫(xiě)信號(hào)置為無(wú)效態(tài)，判斷FIFO滿(mǎn)狀態(tài)及FLASH數(shù)據(jù)狀態(tài)，當(dāng)FIFO未滿(mǎn)且FLASH數(shù)據(jù)未讀完時(shí)跳轉(zhuǎn)至S1狀態(tài)，否則留在S2狀態(tài)；在S3狀態(tài)將FIFO寫(xiě)信號(hào)置為無(wú)效態(tài)，并最終停在S3狀態(tài)，狀態(tài)機(jī)結(jié)束；

d)FIFO讀控制：FIFO讀控制分為2個(gè)狀態(tài)，復(fù)位或FIFO空或LINK口不允許發(fā)送時(shí)處于S4狀態(tài)，在S4狀態(tài)將FIFO讀信號(hào)置為無(wú)效態(tài)，當(dāng)復(fù)位結(jié)束且FIFO不空且LINK口允許發(fā)送時(shí)跳轉(zhuǎn)至S5狀態(tài)；在S5狀態(tài)將FIFO讀信號(hào)置為有效態(tài)，若FIFO空或LINK口不允許發(fā)送，則跳轉(zhuǎn)至S4狀態(tài)，否則繼續(xù)留在S5狀態(tài)；

e)LINK接口發(fā)送控制：在FPGA中按照LINK接口發(fā)送時(shí)序產(chǎn)生LxCLKIN、LxCLKOUT、LxDAT、LxDIR信號(hào)；LxCLKOUT信號(hào)為L(zhǎng)INK發(fā)送數(shù)據(jù)的參考時(shí)鐘；LxCLKIN信號(hào)為DSP端LINK接收端口的應(yīng)答信號(hào)，高表示可以接收數(shù)據(jù)，低表示不能接收數(shù)據(jù)，F(xiàn)PGA中通過(guò)對(duì)該信號(hào)的監(jiān)測(cè)判斷DSP端LINK接口是否允許發(fā)送數(shù)據(jù)；LxDAT信號(hào)為待發(fā)送的數(shù)據(jù)，共8位數(shù)據(jù)線(xiàn)，從FIFO緩沖區(qū)讀出；LxDIR信號(hào)代表信號(hào)傳輸方向，F(xiàn)PGA中置為‘1’,表示FPGA為發(fā)送方；

f)步驟a),b),c),d),e)均在FPGA中實(shí)現(xiàn)，各步并行執(zhí)行。