[發明專利]半導體裝置的形成方法

在審

• 申請號: 201611131617.2
• 申請日: 2016-12-09
• 公開（公告）號: CN107170687A
• 公開（公告）日: 2017-09-15
• 發明（設計）人: 布萊戴恩·杜瑞茲;喬滋爾斯·凡里恩提斯
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/06
• 代理公司: 隆天知識產權代理有限公司72003
• 代理人: 張福根

技術領域

本揭露系有關于一種半導體裝置的形成方法，且特別有關于一種低缺陷半導體裝置的形成方法。

背景技術

半導體元件被應用在多種電子應用上，例如個人電腦、手機、數位相機，及其他電子設備。半導體元件通常依序沉積絕緣層或介電層，導電層，以及半導體材料層在半導體基板上，再以微影工藝將各材料層圖案化以于基板上形成電路元件及單元。

改善半導體結構效能的重要驅動力之一為電路的高端整合，此可藉由于給定的晶片上微型化或縮小元件尺寸來達成。舉例來說，鰭式場效電晶體(FinFET)結構及納米線場效電晶體(nanowire FET)結構用以增加半導體結構的整合密度。然而，雖然現有工藝用以制造鰭式場效電晶體結構及納米線場效電晶體對于原目的來說已經足夠，但當元件繼續縮小，其并非在各個面向皆令人滿意。

發明內容

一種半導體裝置的形成方法，包括：形成鰭結構于基板之上，形成絕緣層于鰭結構周圍，移除鰭結構的一部分以于絕緣層形成溝槽，并以半導體材料填充溝槽。回流該半導體材料以形成納米線結構及位于納米線結構之下的空腔。

附圖說明

以下將配合所附圖式詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特征并未按照比例繪制且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特征。

圖1A-1P系根據一些實施例繪示出半導體結構的形成方法的各階段透視圖。

圖2A-2H系根據一些實施例繪示出半導體結構沿著圖1P中的線段A-A’剖面圖。

圖3A-3D系根據一些實施例繪示出半導體結構的形成方法的各階段透視圖。

圖4系根據一些實施例繪示出半導體結構沿著圖3D中的線段B-B’剖面圖。

圖5A-5E系根據一些實施例繪示出半導體結構的形成方法的各階段透視圖。

圖6系根據一些實施例繪示出半導體結構沿著圖5E中的線段C-C’剖面圖。

圖7系根據一些實施例繪示出半導體結構的透視圖。

圖8A系根據一些實施例繪示出半導體結構的透視圖。

圖8B系根據一些實施例繪示出半導體結構沿著圖8A中的線段D-D’剖面圖。

圖9A-9D系根據一些實施例繪示出半導體結構的形成方法的各階段透視圖。

其中，附圖標記說明如下：

100、100a、100b、100c、100d、100e、100f、100g、100h、100’、100”、100”’、200、300～半導體結構

102、202、302～基板

104～氧化層

106～氮化層

108、108”、208、308a、308b、308c～鰭結構

110、310～絕緣層

112、114、116、116”、312、314a、314b、314c、316～溝槽

118、118”、318～半導體材料

119、119’、119”、319～回流后的半導體材料

120、120’、120”、320～退火工藝

122、122’、122”、222、322a、322b、322c～空腔

124～研磨工藝

126、126’、126”、226、326～納米線結構

127’～納米線結構延伸部分

128、228～隔離結構

130～虛設柵極結構

132～虛設柵極介電層

134～虛設柵極電極層

136、236～間隔物

138、138’、138”、238～源極/漏極

140、240～材料層

142～柵極溝槽

144～柵極溝槽的延伸部分

146、146a、146b、146c、146d、146e、146f、146g、146h、146’、146”、146”’、246～柵極結構

148、248～柵極介電層

150、250～功函數金屬層

152、252～柵極電極層

W₁、W₂～寬度

D₁～深度

H₁、H₂～高度

具體實施方式