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[發(fā)明專利]一種穩(wěn)壓電路在審

專利信息
申請?zhí)枺?/td> 201611130365.1 申請日: 2016-12-09
公開(公告)號: CN108227800A 公開(公告)日: 2018-06-29
發(fā)明(設計)人: 鄧龍利 申請(專利權)人: 北京兆易創(chuàng)新科技股份有限公司
主分類號: G05F1/56 分類號: G05F1/56
代理公司: 北京品源專利代理有限公司 11332 代理人: 孟金喆;胡彬
地址: 100083 北京市海淀*** 國省代碼: 北京;11
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摘要:
搜索關鍵詞: 運算放大單元 穩(wěn)壓電路 第一級 輸出電壓端 輸入端 參考電壓 互補開關 減小 電路 輸入端電壓 補償單元 電壓偏置 過沖電壓 導通 斷開 相等
【說明書】:

發(fā)明實施例公開了一種穩(wěn)壓電路,所述電路包括:電壓偏置單元、第一級運算放大單元、第二級運算放大單元、彌勒補償單元、控制單元和互補開關單元,所述互補開關單元分別與所述穩(wěn)壓電路的輸出電壓端和所述第一級運算放大單元的輸入端相連,用于當所述穩(wěn)壓電路的輸出電壓端連接負載的時候,斷開所述穩(wěn)壓電路的輸出電壓端與所述第一級運算放大單元的輸入端之間的通路,導通參考電壓與所述第一級運算放大單元輸入端之間的通路,以使所述第一級運算放大單元的輸入端電壓保持與參考電壓相等,減小了負載帶來的過沖電壓,同時減小了負載對電路的穩(wěn)定性的影響。

技術領域

本發(fā)明實施例涉及電路技術,尤其涉及一種穩(wěn)壓電路。

背景技術

隨著集成電路的規(guī)模越來越大,復雜度也越來越高,同時對電路的各種性能要求也越來越高。

例如集成電路中經常用到的低壓差穩(wěn)壓電路,參見圖1所示的傳統(tǒng)的低壓差穩(wěn)壓電路的電路結構示意圖,包括:電壓偏置單元110,與控制單元150和第一級運算放大單元120相連,用于在控制單元150的控制下為第一級運算放大單元120提供偏置電壓;第一級運算放大單元120,與控制單元150和第二級運算放大單元130相連,用于在控制單元150和偏置電壓的控制下對輸出電壓VOUT與參考電壓VBG之間的電壓差進行放大,并將結果輸出給第二級運算放大單元130;第二級運算放大單元130,與控制單元150相連,用于在控制單元150的控制下對第一級運算放大單元120的輸出電壓進行驅動能力放大,并輸出與參考電壓VBG相同的輸出電壓VOUT;彌勒補償單元140,分別與第一級運算放大單元120和第二級運算放大單元130相連,用于減慢輸出電壓VOUT的瞬態(tài)響應;控制單元150,分別與電壓偏置單元110、第一級運算放大單元120和第二級運算放大單元130相連,用于在控制信號EN的控制下,控制所述各單元的工作。需要說明的是在圖1中由于控制單元150的組成部分分布在相距較遠的位置,所以不方便用線框圈出示意,控制單元150包括第一PMOS管MP1、第四PMOS管MP4、第七PMOS管MP7和第二NMOS管MN2。

但是,現有技術中,如圖1所示傳統(tǒng)的低壓差穩(wěn)壓電路當輸出端有負載加進來的時刻,會導致輸出端有一個較大的過沖電壓,此過沖電壓會導致穩(wěn)壓電路中已經穩(wěn)定的輸出電壓VOUT變得不穩(wěn)定,不穩(wěn)定的輸出電壓VOUT經反饋到第一級運算放大單元120,使得所述不穩(wěn)定的輸出電壓VOUT與參考電壓VBG之間的差值增大,因此所述穩(wěn)壓電路在負載加進來的時候需要再次重新調整輸出電壓VOUT,使之與參考電壓相等重新恢復到穩(wěn)定值上,因此導致低壓差穩(wěn)壓電路所需的穩(wěn)定時間過長,影響該電路的穩(wěn)壓性能。

發(fā)明內容

本發(fā)明提供一種穩(wěn)壓電路,減小了負載帶來的過沖電壓,同時減小了負載對電路的穩(wěn)定性的影響。

本發(fā)明實施例提供一種穩(wěn)壓電路,所述電路包括:

電壓偏置單元、第一級運算放大單元、第二級運算放大單元、彌勒補償單元、控制單元,還包括:

互補開關單元,分別與所述穩(wěn)壓電路的輸出電壓端和所述第一級運算放大單元的輸入端相連,用于當所述穩(wěn)壓電路的輸出電壓端連接負載的時候,斷開所述穩(wěn)壓電路的輸出電壓端與所述第一級運算放大單元的輸入端之間的通路,導通參考電壓與所述第一級運算放大單元輸入端之間的通路,以使所述第一級運算放大單元的輸入端電壓保持與參考電壓相等。

示例性地,所述電壓偏置單元包括:第二PMOS管、第三PMOS管、第一NMOS管和第三NMOS管,其中:

所述第二PMOS管的源極與電源相連,柵極以及漏極與所述第一NMOS管的漏極相連;所述第三PMOS管的源極與電源相連,柵極與所述第二PMOS管的柵極相連,漏極與所述第三NMOS管的漏極相連;所述第一NMOS管的柵極與參考電壓相連,源極與所述第三NMOS管的源極相連;所述第三NMOS管的漏極與柵極相連。

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