[發明專利]一種應用于無線電監測接收機的帶時間戳數據分時讀寫方法

在審

• 申請號: 201611127138.3
• 申請日: 2016-11-24
• 公開（公告）號: CN106603172A
• 公開（公告）日: 2017-04-26
• 發明（設計）人: 徐流沙;楊青;孫發力
• 申請（專利權）人: 中國電子科技集團公司第四十一研究所
• 主分類號: H04B17/30
• 分類號: H04B17/30;H04B17/309;H04B17/20
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種應用于無線電監測接收機的帶時間戳數據分時讀寫方法，其特征在于：無線電監測接收機的帶時間戳數據分時讀寫系統包括CPU模塊、FPGA模塊和DDR3模塊；DDR3模塊與FPGA的IP核相連，作為FPGA的擴展存儲器；FPGA模塊作為CPU模塊的外設，擁有分配的地址空間；FPGA模塊包括配置管理模塊、DDR3控制模塊、數據處理模塊、時間戳模塊；其中CPU模塊通過配置管理模塊對FPGA進行配置管理；DDR3控制模塊包含DDR3和三個FIFO：OUT_FIFO、DATA_FIFO、TIME_FIFO，OUT_FIFO的輸入、TIME_FIFO和DATA_FIFO的輸出與DDR3相連，OUT_FIFO的輸出作為FPGA的輸出與CPU模塊相連，DATA_FIFO和TIME_FIFO的輸入分別與數據處理模塊和時間戳模塊的輸出相連，

包括以下步驟：

步驟1：CPU給FPGA設置參數，啟動掃描；

步驟2：數據處理模塊對采集到的數據進行處理，產生監測數據，時間戳模塊產生時間戳，分別存入DATA_FIFO和TIME_FIFO；

步驟3：DDR3控制模塊進行分時讀寫，將DATA_FIFO和TIME_FIFO中數據寫入DDR3，將DDR3中數據讀到OUT_FIFO；

步驟4：CPU從OUT_FIFO將數據讀出；

步驟5：CPU停止掃描，否則重復步驟2、步驟3、步驟4。

2.如權利要求1所述的應用于無線電監測接收機的帶時間戳數據分時讀寫方法，其特征在于，FPGA的IP核將2GB的DDR3封裝成單位為64bytes，大小為0x02000000的存儲空間，數據處理模塊每產生固定點的監測數據幀，同時給時間戳模塊發信號，以生成與數據幀對應的時間戳，數據幀大小2ⁿ×64bytes，在啟動掃描時由用戶設定；時間戳用64bytes表示，包含秒和納秒及標志控制。

3.如權利要求1所述的應用于無線電監測接收機的帶時間戳數據分時讀寫方法，其特征在于，DDR3控制模塊通過地址控制，將數據幀和對應的時間戳以一定的空間順序連續寫入DDR3，但數據點和時間戳的寫入時間是亂序的，并將DDR3抽象成一個環形緩沖隊列；同時向數據處理模塊反饋DDR3的狀態，使其能根據狀態值調整行為，防止溢出。

4.如權利要求1所述的應用于無線電監測接收機的帶時間戳數據分時讀寫方法，其特征在于，CPU用一個線程專門負責數據讀取，CPU可以查詢OUT_FIFO中的數據量，一旦達到要求便可讀成取，并將OUT_FIFO抽象成多地址的RAM，利用CPU的單指令多數據指令快速地進行讀取。