[發明專利]跨距參考預取器、處理器和將數據預取到處理器的方法

有效

• 申請號: 201611122755.4
• 申請日: 2016-12-08
• 公開（公告）號: CN106776371B
• 公開（公告）日: 2019-11-26
• 發明（設計）人: 王嘉珺
• 申請（專利權）人: 上海兆芯集成電路有限公司
• 主分類號: G06F12/0862
• 分類號: G06F12/0862
• 代理公司: 11277 北京林達劉知識產權代理事務所(普通合伙)
• 代理人: 劉新宇<國際申請>=<國際公布>=<進入

本發明涉及一種跨距參考預取器、處理器和將數據預取到處理器的方法。處理器包括：高速緩沖存儲器、處理邏輯、訪問邏輯、跨距掩碼邏輯、計數邏輯、仲裁邏輯和預取器。處理邏輯提交用以訪問存儲頁的高速緩存行的加載請求。訪問邏輯更新針對存儲頁的訪問向量，其中訪問邏輯確定連續加載請求之間的最小跨距值。跨距掩碼邏輯基于最小跨距值來提供掩碼向量。計數邏輯將掩碼向量與訪問向量相結合以提供訪問計數。在訪問計數達到預定計數閾值的情況下，仲裁邏輯觸發預取操作。預取器使用通過將最小跨距值與加載請求中的最后一個加載請求的地址相結合所確定的預取地址來進行預取操作。可以確定跨距的方向，并且描述了穩定模式。

技術領域

本發明通常涉及將信息預取到高速緩沖存儲器中，并且更特別地涉及確定連續加載訪問之間的最小跨距值和跨距方向以識別至少一個預取地址的跨距參考預取器。

背景技術

存儲器訪問延遲是降低處理性能和效率的重要原因。處理電路經常經由多層電路和關聯的訪問協議與主存儲器分開。例如，處理器可以連接至存儲該處理器所需的信息(諸如計算機系統要處理的指令和數據和其它信息等)的外部系統存儲器。由于信息經常必須跨多級電路(諸如總線接口單元和/或存儲器控制器等)、并且外部裝置經常按照較慢的系統時鐘進行工作，因此向外部系統存儲器的訪問可能相對較慢。處理器通常包括用于本地存儲從外部系統存儲器所擷取到的信息以供該處理器內的處理電路進行更快訪問的至少一級高速緩沖存儲器。由于高速緩存器從物理上更近、具有更少的中間電路級、并且經常按更快的時鐘速度進行工作，因此向內部高速緩存器的訪問快得多。

預取是預先從主存儲器擷取信息塊并將該信息塊存儲到本地高速緩存器中、以在需要時供處理電路進行更快地訪問的常用技術。盡管高速緩沖存儲器可能明顯變快，但僅在高速緩存器及時地擷取到處理電路隨后所請求的信息的情況下，性能和效率才有所提高。未能擷取到目標信息或者擷取到過多的錯誤信息的預取算法可能不會明顯提高、并且甚至可能會降低整體性能和效率。

發明內容

根據一個實施例的一種用于處理器的跨距參考預取器，包括訪問邏輯、跨距掩碼邏輯、計數邏輯、仲裁邏輯和預取單元。所述訪問邏輯檢測向存儲頁的高速緩存行的連續加載請求，確定所述連續加載請求中的各加載請求之間的跨距值并確定最小跨距值，并且更新用于對所述存儲頁中的已被訪問的各高速緩存行進行標識的訪問歷史向量。所述跨距掩碼邏輯基于所述最小跨距值來提供跨距掩碼向量。所述計數邏輯利用所述跨距掩碼向量來過濾所述訪問歷史向量，以確定正訪問計數和負訪問計數。所述仲裁邏輯在所述正訪問計數和所述負訪問計數中的任一個滿足觸發閾值的情況下觸發預取操作。所述仲裁邏輯還基于所述正訪問計數和所述負訪問計數的相對大小來指示存儲器訪問的方向。所述預取單元在被所述仲裁邏輯觸發的情況下使用預取地址來進行所述預取操作。所述預取單元通過在所述仲裁邏輯所指示的方向上將加載請求地址與所述最小跨距值相結合來確定所述預取地址。

根據一個實施例的一種處理器，包括高速緩沖存儲器、處理邏輯、訪問邏輯、跨距掩碼邏輯、計數邏輯、仲裁邏輯和預取器。所述處理邏輯提交用以訪問存儲頁的高速緩存行的多個加載請求。所述訪問邏輯接收所述加載請求，并且更新針對所述存儲頁的訪問向量，其中所述訪問邏輯確定連續加載請求之間的最小跨距值。所述跨距掩碼邏輯基于所述最小跨距值來提供掩碼向量。所述計數邏輯將所述掩碼向量與所述訪問向量相結合以提供訪問計數。所述仲裁邏輯在所述訪問計數達到預定計數閾值的情況下觸發預取操作。所述預取器使用通過將所述最小跨距值與所述多個加載請求中的最后一個加載請求的地址相結合所確定的預取地址來進行所述預取操作。