[發(fā)明專利]利用鎖存器實現(xiàn)跨時鐘域信號傳輸?shù)南到y(tǒng)

有效

• 申請?zhí)枺?/td>: 201611116237.1
• 申請日: 2016-12-07
• 公開（公告）號: CN108170616B
• 公開（公告）日: 2020-03-31
• 發(fā)明（設(shè)計）人: 趙金薇;丁世勇;潘向昱;陳惠威;黃高中
• 申請（專利權(quán)）人: 上海復(fù)旦微電子集團股份有限公司
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 上海信好專利代理事務(wù)所(普通合伙) 31249
• 代理人: 潘朱慧

1.一種利用鎖存器實現(xiàn)跨時鐘域信號傳輸?shù)南到y(tǒng)，其特征在于，

所述系統(tǒng)設(shè)有使用第一時鐘域時鐘aclk的鎖存器，向所述鎖存器輸入待傳輸?shù)男盘杁en使該鎖存器置位，該鎖存器輸出的信號den_latch連接至一個三位寄存器den_pipe [2:0]，由寄存器第1位den_pipe [1]輸出的信號作為鎖存器的清零信號，輸入至鎖存器使其復(fù)位；

所述鎖存器包含置位復(fù)位鎖存模塊，所述置位復(fù)位鎖存模塊具有置位端lat_set_b，復(fù)位端lat_rst_b，輸出端q，時鐘信號輸入端CK；其中，第一時鐘域時鐘aclk輸入至?xí)r鐘信號輸入端CK；所述輸出端q作為鎖存器的輸出端來輸出信號den_latch；

所述鎖存器，包含：低電平有效復(fù)位的第一輸入端rst1_b，其輸入為下降沿觸發(fā)的信號cfg_reset_b；高電平有效置位的第二輸入端set2，其輸入為信號den；高電平有效復(fù)位的第三輸入端rst3，其輸入為清零信號；

所述第一輸入端rst1_b與第二輸入端set2的信號按位進(jìn)行與計算后取反的結(jié)果輸入所述置位端lat_set_b，該置位端lat_set_b處信號為低電平時，在輸出端q得到1；

所述第三輸入端rst3處信號與取反的第二輸入端set2處信號按位進(jìn)行與計算后的數(shù)值，再與所述第一輸入端rst1_b處信號取反的數(shù)值按位進(jìn)行或計算，將或計算所得結(jié)果取反后輸入所述復(fù)位端lat_rst_b，該復(fù)位端lat_rst_b處信號為低電平時，在輸出端q得到0。

2.如權(quán)利要求1所述的系統(tǒng)，其特征在于，

所述第一輸入端rst1_b、第二輸入端set2分別連接至第一與門的輸入端口，第一與門的輸出端口經(jīng)過第一非門連接至所述置位復(fù)位鎖存模塊的置位端lat_set_b。

3.如權(quán)利要求1所述的系統(tǒng)，其特征在于，

所述第一輸入端rst1_b通過第二非門連接至第一或門的一個輸入端口，第一或門的另一個輸入端口與第二與門的輸出端口連接，第二輸入端set2通過第三非門連接至該第二與門的一個輸入端口，第三輸入端rst3與第二與門的另一個輸入端口連接；所述第一或門的輸出端口通過第四非門連接至所述置位復(fù)位鎖存模塊的復(fù)位端lat_rst_b。

4.如權(quán)利要求1所述的系統(tǒng)，其特征在于，

所述寄存器第1位den_pipe [1]處輸出的信號dre_aclk通過第五非門連接第三與門的一個輸入端口，寄存器第0位den_pipe [0]處輸出的信號連接第三與門的另一個輸入端口，在該第三與門的輸出端口得到與第二時鐘域時鐘相應(yīng)的信號drdy_aclk。

5.如權(quán)利要求1所述的系統(tǒng)，其特征在于，

所述第一輸入端rst1_b輸入的信號cfg_reset_b為低電平時 ，寄存器以三位二進(jìn)制數(shù)000賦值，否則將鎖存器的輸出信號den_latch與寄存器第2位及第1位的數(shù)值den_pipe [2:1]拼接后進(jìn)行寄存。