[發(fā)明專利]一種松耦合結(jié)構(gòu)的并行多核全系統(tǒng)模擬器

在審

• 申請(qǐng)?zhí)枺?/td>: 201611108730.9
• 申請(qǐng)日: 2016-12-06
• 公開（公告）號(hào): CN106775597A
• 公開（公告）日: 2017-05-31
• 發(fā)明（設(shè)計(jì)）人: 張為華;李弋;魯云萍
• 申請(qǐng)（專利權(quán)）人: 復(fù)旦大學(xué)
• 主分類號(hào): G06F9/38
• 分類號(hào): G06F9/38;G06F9/50
• 代理公司: 上海正旦專利代理有限公司31200
• 代理人: 陸飛,陸尤

1.一種并行多核處理器的全系統(tǒng)模擬器，其特征在于，框架結(jié)構(gòu)分為4個(gè)主要部分：功能模擬模塊、時(shí)序模擬模塊、通用接口模塊、差異檢測(cè)和調(diào)節(jié)模塊；其中：

所述功能模擬模塊，用于實(shí)現(xiàn)特定的功能模擬模型，負(fù)責(zé)執(zhí)行指令和收集應(yīng)用程序和操作系統(tǒng)的執(zhí)行信息，并將指令分解成時(shí)序模擬所需的體系結(jié)構(gòu)無關(guān)的指令流和數(shù)據(jù)流信息，寫入到功能模擬模塊和時(shí)序模擬模塊中間的通用接口，從而傳送給時(shí)序模擬模塊；

所述時(shí)序模擬模塊，用于實(shí)現(xiàn)特定的時(shí)序模擬模型，負(fù)責(zé)從通用接口中取得指令的接口信息，對(duì)指令進(jìn)行時(shí)序模擬，并更新體系結(jié)構(gòu)的狀態(tài)信息；

所述通用接口模塊，該模塊里面包含一個(gè)指令緩沖區(qū)和一個(gè)內(nèi)存訪問表（MAT）結(jié)構(gòu)；指令緩沖區(qū)主要用于存放功能模擬模型傳遞的指令流信息，MAT則主要用于存儲(chǔ)內(nèi)存訪問的數(shù)據(jù)流信息；

所述差異檢測(cè)和調(diào)節(jié)模塊，主要負(fù)責(zé)比較功能模擬和時(shí)序模擬行為的不一致性，并根據(jù)不一致的原因分別調(diào)用相應(yīng)的處理模塊進(jìn)行調(diào)節(jié)。

2.根據(jù)權(quán)利要求1所述的并行多核處理器的全系統(tǒng)模擬器，其特征在于，針對(duì)模擬器在運(yùn)行時(shí)的4種精確性影響因素：還設(shè)計(jì)了錯(cuò)誤路徑處理模塊塊、異常和中斷處理模塊、共享內(nèi)存訪問的檢測(cè)和修正模和共享頁(yè)表訪問的檢測(cè)和修正模塊，以修正精確性影響因素發(fā)生時(shí)引入的錯(cuò)誤；其中：

所述錯(cuò)誤路徑處理模塊，用于處理異常或中斷發(fā)生時(shí)功能模擬和時(shí)序模擬模塊執(zhí)行路徑的不一致；在時(shí)序模擬模型出現(xiàn)分支預(yù)測(cè)錯(cuò)誤時(shí)，為功能模擬模塊創(chuàng)建出一個(gè)與當(dāng)前時(shí)序模擬模塊系統(tǒng)狀態(tài)完全一致的輕量級(jí)錯(cuò)誤路徑系統(tǒng)，在這個(gè)系統(tǒng)內(nèi)繼續(xù)執(zhí)行經(jīng)過分支預(yù)測(cè)的指令路徑，當(dāng)被預(yù)測(cè)錯(cuò)誤的指令完成后，不執(zhí)行提交而直接退出錯(cuò)誤路徑模擬，從而避免更改實(shí)際流水線的狀態(tài)；

所述異常和中斷處理模塊，用于處理異常或中斷發(fā)生時(shí)功能模擬和時(shí)序模擬模塊執(zhí)行路徑的不一致；當(dāng)中斷或異常發(fā)生時(shí)，該模塊為功能模擬模塊創(chuàng)建出一個(gè)與當(dāng)前時(shí)序模擬模塊系統(tǒng)狀態(tài)完全一致的輕量級(jí)錯(cuò)誤路徑系統(tǒng)，在這個(gè)系統(tǒng)內(nèi)繼續(xù)執(zhí)行中斷或異常發(fā)生后的指令路徑，當(dāng)錯(cuò)誤路徑的指令完成后，不執(zhí)行提交而直接退出錯(cuò)誤路徑模擬，從而避免更改實(shí)際流水線的狀態(tài)；

所述共享內(nèi)存訪問的檢測(cè)和修正模塊，用于檢測(cè)和修正提前執(zhí)行的功能模擬模型與時(shí)序模擬模型的內(nèi)存訪問順序不一致，以修正共享內(nèi)存訪問順序不一致所帶來的時(shí)序不精確性，避免導(dǎo)致模擬結(jié)果的不精確；共享內(nèi)存訪問的檢測(cè)和修正模塊通過兩步操作來避免功能模擬模型和時(shí)序模擬模型之間對(duì)于共享內(nèi)存的訪問順序不一致：首先在功能模擬模型執(zhí)行時(shí)記錄下各個(gè)處理器核訪問內(nèi)存的順序；然后在時(shí)序模擬模型中內(nèi)存指令提交時(shí)，檢查時(shí)序模擬模型與功能模擬模型對(duì)共享內(nèi)存的訪問順序是否一致，從而確定兩者的執(zhí)行行為是否有沖突，如果發(fā)生沖突，需要根據(jù)時(shí)序模擬模型的系統(tǒng)狀態(tài)回滾功能模擬模型；

所述共享頁(yè)表訪問的檢測(cè)和修正模塊，用于簡(jiǎn)化共享頁(yè)表訪問順序沖突的處理；當(dāng)功能模擬模塊在遇到MMU miss時(shí)，不再繼續(xù)執(zhí)行指令，直到時(shí)序模擬模塊提交這條指令時(shí)，即跳轉(zhuǎn)到正確的MMU miss處理路徑時(shí)再繼續(xù)執(zhí)行，從而使得功能模擬模塊和時(shí)序模擬模塊在共享頁(yè)表的訪問順序上保持了一致。

3.根據(jù)權(quán)利要求2所述的并行多核處理器的全系統(tǒng)模擬器，其特征在于，當(dāng)需要對(duì)一條指令進(jìn)行模擬時(shí)，系統(tǒng)的模擬流程如下：首先，功能模擬模塊執(zhí)行被模擬的指令；接著，功能模擬模塊將把指令本身的信息以及進(jìn)行時(shí)序模擬所需要的執(zhí)行信息通過通用接口傳遞給時(shí)序模擬模塊；然后，時(shí)序模擬模塊要對(duì)這條指令模擬時(shí)，從通用接口中讀出這條指令的相關(guān)信息，對(duì)它進(jìn)行時(shí)序模擬；在時(shí)序模擬時(shí)，差異檢測(cè)和調(diào)節(jié)模塊檢測(cè)影響模擬精確性的事件，并根據(jù)被檢測(cè)到的精確性影響因素對(duì)應(yīng)地調(diào)用錯(cuò)誤路徑處理模塊、共享內(nèi)存訪問的檢測(cè)和修正模塊、異常和中斷處理模塊和共享頁(yè)表訪問的檢測(cè)和修正模塊對(duì)功能模擬模型進(jìn)行修正，保證功能模擬模型模擬的路徑與時(shí)序模擬模型模擬的路徑一致，從而保證模擬的精確性；最后，在這條指令在時(shí)序模擬模塊中完成提交時(shí)，更新時(shí)序模擬模型的體系結(jié)構(gòu)狀態(tài)。

4.根據(jù)權(quán)利要求3所述的并行多核處理器的全系統(tǒng)模擬器，其特征在于，通用接口模塊的設(shè)計(jì)不依賴于功能模擬模型和特定指令集體系結(jié)構(gòu)相關(guān)信息；此外，由于時(shí)序模擬模型主要模擬流水線依賴及存儲(chǔ)結(jié)構(gòu)，通用接口模塊包含這兩方面用于時(shí)序模擬的相關(guān)信息；通用接口的主要功能是在功能模擬和時(shí)序模擬模塊之間傳輸指令流和數(shù)據(jù)流信息；其中：

所述指令流信息記錄在指令緩沖區(qū)當(dāng)中，大小可通過配置文件設(shè)定；緩沖區(qū)的每一項(xiàng)保存了指令進(jìn)行時(shí)序模擬所需的信息，由功能模擬模型模擬完一條指令后填寫；每一項(xiàng)看做是對(duì)應(yīng)指令的蹤跡，主要包括三方面的信息：流水線相關(guān)信息，存儲(chǔ)訪問信息以及修改的體系結(jié)構(gòu)狀態(tài)信息；

所述數(shù)據(jù)流信息存儲(chǔ)在一個(gè)兩維的表MAT中；MAT的第一個(gè)維度是一個(gè)以物理地址為鍵值的散列，其中的每個(gè)節(jié)點(diǎn)稱為內(nèi)存地址節(jié)點(diǎn)；每一個(gè)內(nèi)存地址節(jié)點(diǎn)擁有一個(gè)保存功能模擬模型對(duì)內(nèi)存的訪問順序隊(duì)列，用來記錄對(duì)于該內(nèi)存地址被各個(gè)核的訪問順序；隊(duì)列的每個(gè)節(jié)點(diǎn)記錄某一次訪問的具體信息，包括這次訪問來自哪個(gè)核，是讀操作還是寫操作，以及對(duì)內(nèi)存的改變等信息。