[發明專利]一種模擬電源域ESD保護電路

在審

• 申請號: 201611085776.3
• 申請日: 2016-11-30
• 公開（公告）號: CN106786451A
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 李志國;孫磊
• 申請（專利權）人: 北京中電華大電子設計有限責任公司
• 主分類號: H02H9/04
• 分類號: H02H9/04
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種模擬電源域ESD保護電路，適用于多電源域數模混合芯片的ESD保護設計，尤其適用于ESD比較容易失效的模擬電源域的ESD保護設計。

背景技術

CMOS(Complementary Metal-Oxide-Semiconductor)工藝，即互補金屬氧化物半導體工藝，是在PMOS和NMOS工藝基礎上發展起來的，即將NMOS器件和PMOS器件同時制作在同一硅襯底上，制作CMOS集成電路。CMOS集成電路具有功耗低、速度快、抗干擾能力強、集成度高等眾多優點。CMOS工藝目前已成為當前大規模集成電路的主流工藝技術，絕大部分集成電路都是用CMOS工藝制造的。

集成電路芯片從生產到封裝、測試、運輸、應用，整個生命周期都會面臨各種難以預知的靜電環境，對集成電路造成靜電損傷。所以集成電路不僅要能夠滿足設計的功能要求，同時還要具有一定水平的靜電防護能力。

芯片規模越來越大，電源域越來越多，芯片端口越來越豐富，內部結構越來越復雜，集成的模塊越來越多，包括數字模塊、模擬模塊、射頻模塊等，芯片應用環境也越來越復雜，這都給芯片的ESD可靠性設計帶來越來越嚴峻的挑戰。然而，芯片的ESD保護設計并沒有統一的設計方法，每顆芯片都因其加工工藝和電路結構特點需要采用定制化的ESD設計方法，最終才能實現成功的ESD設計。

通常靜電通過集成電路的IO(Input/Output:輸入輸出)管腳進入集成電路內部，可能直接造成IO內部或者IO周邊的ESD失效，也可能通過IO串聯至電源和地之間，這將可能造成整個電源域內的ESD失效。所以集成電路的ESD保護設計，不僅要做好IO端口的ESD保護設計，更重要的是做好整個電源域的ESD保護設計。

如今很多集成電路芯片都是復雜的數字、模擬混合芯片，而不同于比較規則的邏輯結構數字電路內核設計，模擬內核電路內部則可能直接連接了大量的不同狀態不同連接結構的不規則的大尺寸CMOS器件，這些特殊結構都會在ESD高壓條件下變得更加敏感脆弱，相對于數字電源域，模擬電源域更容易發生ESD損傷，ESD設計更具挑戰。

由于模擬電源域內核電路的特殊設計，模擬電源域的ESD失效擊穿電壓比普通數字電源域更低，所以現有的如圖2的柵極接地NMOS結構ESD保護電路往往不能有效保護模擬電源域內核電路，尤其是先進工藝加工的芯片的模擬電源域內核電路。為解決該問題，提出了如圖3的柵極耦合NMOS結構ESD保護電路，由于柵極的RC(電容電阻)303-304的耦合作用，可以降低ESD器件的開啟電壓，因此可以解決模擬電源域尤其是先進工藝芯片內核電路ESD失效電壓較低的問題。

然而模擬電路的工作狀態也是非常多樣的，比如有的模擬電路要求非常低的功耗，有的模擬電源的噪聲非常大，那么如圖3的柵極耦合NMOS結構ESD保護電路往往會引起非常大的漏電功耗，導致整個芯片的功耗非常大，這非常不適于低功耗設計尤其是依賴于電池供電的移動設備芯片設計。因此提出了如圖4的低漏電柵極耦合NMOS結構ESD保護電路，通過兩級觸發結構可以大大降低漏電功耗，但仍然存在RC觸發結構，沒有完全消除漏電功耗，對于如今集成電路行業內非常苛刻的低功耗設計仍然是不適用的。

如圖3的柵極耦合NMOS結構ESD保護電路和圖4的低漏電柵極耦合NMOS結構ESD保護電路依賴于ESD的瞬態響應頻率觸發，同樣頻率適當的噪聲也一樣可以觸發ESD器件開啟，因此存在芯片正常工作時ESD器件被電源噪聲誤觸發開啟的風險，那么將導致芯片不能正常工作的嚴重后果。

發明內容

為了解決上述問題，本發明公開的一種模擬電源域ESD保護電路，即可以有效保護內核電路免于ESD失效，同時具有非常高的抗噪聲能力，完全避免電源噪聲所導致的ESD器件誤開啟，完全避免ESD器件有關的漏電功耗，有利于芯片低功耗設計和高可靠性設計。

一種模擬電源域ESD保護電路，主要用于保護多電源域數模混合芯片內ESD更加敏感的模擬電源域內核電路，但不同于現有的ESD器件開啟觸發技術，本發明采用電源隔離觸發技術，由數字電源信號來觸發模擬電源域內的ESD器件開啟放電。

如圖1，在數字電源域內，數字電源信號通過限流電阻直接控制模擬電源域內ESD放電電路的PMOS的開啟與關閉，當ESD測試時，DVDD為低電平，PMOS會開啟，將輸出高電平給ESD器件NMOS的柵極，從而ESD器件開啟放電，而芯片正常工作時，DVDD為高電平，PMOS會關閉，由于下拉電阻R2將ESD器件NMOS的柵極拉至低電平，將ESD器件關閉。