[發(fā)明專(zhuān)利]測(cè)試結(jié)構(gòu)及其形成方法、測(cè)試方法有效
| 申請(qǐng)?zhí)枺?/td> | 201611083632.4 | 申請(qǐng)日: | 2016-11-30 |
| 公開(kāi)(公告)號(hào): | CN108122798B | 公開(kāi)(公告)日: | 2020-03-10 |
| 發(fā)明(設(shè)計(jì))人: | 李勇 | 申請(qǐng)(專(zhuān)利權(quán))人: | 中芯國(guó)際集成電路制造(上海)有限公司;中芯國(guó)際集成電路制造(北京)有限公司 |
| 主分類(lèi)號(hào): | H01L21/66 | 分類(lèi)號(hào): | H01L21/66;H01L23/544 |
| 代理公司: | 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227 | 代理人: | 高靜;吳敏 |
| 地址: | 201203 *** | 國(guó)省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 測(cè)試 結(jié)構(gòu) 及其 形成 方法 | ||
1.一種測(cè)試結(jié)構(gòu),其特征在于,包括:
基底,位于所述基底內(nèi)的阱區(qū),所述阱區(qū)上具有柵極結(jié)構(gòu),所述柵極結(jié)構(gòu)兩側(cè)的阱區(qū)內(nèi)分別形成有第一外延源漏摻雜區(qū)以及第二外延源漏摻雜區(qū),所述第一外延源漏摻雜區(qū)與第二外延源漏摻雜區(qū)分別位于所述柵極結(jié)構(gòu)相對(duì)兩側(cè),且所述阱區(qū)、第一外延源漏摻雜區(qū)以及第二外延源漏摻雜區(qū)的摻雜類(lèi)型相同;
位于所述柵極結(jié)構(gòu)露出的阱區(qū)、第一外延源漏摻雜區(qū)以及第二外延源漏摻雜區(qū)上的介質(zhì)層;
貫穿所述介質(zhì)層且與所述第一外延源漏摻雜區(qū)電連接的第一接觸插塞,所述第一接觸插塞包括位于所述第一外延源漏摻雜區(qū)上的金屬接觸層以及位于所述金屬接觸層上的導(dǎo)電插塞;
貫穿所述介質(zhì)層且與所述阱區(qū)電連接的第二接觸插塞;
貫穿所述介質(zhì)層且與所述第二外延源漏摻雜區(qū)電連接的第三接觸插塞,且所述第三接觸插塞與第二接觸插塞分別位于所述第一接觸插塞相對(duì)的兩側(cè)。
2.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu),其特征在于,所述第一接觸插塞用于提供第一外接電壓;所述第二接觸插塞用于提供第二外接電壓;所述第三接觸插塞用于測(cè)量所述第一外延源漏摻雜區(qū)的底部電勢(shì)。
3.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu),其特征在于,所述金屬接觸層位于所述第一外延源漏摻雜區(qū)部分或全部表面。
4.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu),其特征在于,所述金屬接觸層的材料為硅化鎳或者硅化鈦。
5.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu),其特征在于,所述導(dǎo)電插塞的材料為銅、鋁或者鎢。
6.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu),其特征在于,所述第一外延源漏摻雜區(qū)頂部高于所述基底表面,所述第二外延源漏摻雜區(qū)頂部高于所述基底表面;或者,所述第一外延源漏摻雜區(qū)頂部與所述基底表面齊平,所述第二外延源漏摻雜區(qū)頂部與所述基底表面齊平。
7.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu),其特征在于,所述第一外延源漏摻雜區(qū)和第二外延源漏摻雜區(qū)的材料相同。
8.如權(quán)利要求7所述的測(cè)試結(jié)構(gòu),其特征在于,所述第一外延源摻雜區(qū)和第二外延源漏摻雜區(qū)的摻雜類(lèi)型為P型摻雜,所述第一外延源漏摻雜區(qū)和第二外延源漏摻雜區(qū)的材料為P型摻雜的SiGe或者Si;或者,所述第一外延源漏摻雜區(qū)和第二外延源漏摻雜區(qū)的摻雜類(lèi)型為N型摻雜,所述第一外延源漏摻雜區(qū)和第二外延源漏摻雜區(qū)的材料為N型摻雜的SiC或者Si。
9.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu),其特征在于,所述第三接觸插塞包括位于所述第二外延源漏摻雜區(qū)上的第二金屬接觸層以及位于所述第二金屬接觸層上的第二導(dǎo)電插塞;或者,所述第三接觸插塞僅包括第二導(dǎo)電插塞。
10.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu),其特征在于,所述測(cè)試結(jié)構(gòu)還包括:位于所述阱區(qū)上的偽柵結(jié)構(gòu),且所述第一外延源漏摻雜區(qū)位于所述偽柵結(jié)構(gòu)與所述柵極結(jié)構(gòu)之間。
11.如權(quán)利要求10所述的測(cè)試結(jié)構(gòu),其特征在于,所述偽柵結(jié)構(gòu)的材料與所述柵極結(jié)構(gòu)的材料相同。
12.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu),其特征在于,所述測(cè)試結(jié)構(gòu)還包括:位于所述第二接觸插塞下方的阱區(qū)內(nèi)的偽外延源漏摻雜區(qū),其中,所述偽外延源漏摻雜區(qū)與所述第二接觸插塞電連接,且所述偽外延源漏摻雜區(qū)的摻雜類(lèi)型與所述阱區(qū)的摻雜類(lèi)型相同。
13.如權(quán)利要求1所述的測(cè)試結(jié)構(gòu),其特征在于,所述基底包括襯底以及位于所述襯底上分立的鰭部,且所述柵極結(jié)構(gòu)橫跨所述鰭部且覆蓋鰭部的部分頂部和側(cè)壁。
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H01L21-00 專(zhuān)門(mén)適用于制造或處理半導(dǎo)體或固體器件或其部件的方法或設(shè)備
H01L21-02 .半導(dǎo)體器件或其部件的制造或處理
H01L21-64 .非專(zhuān)門(mén)適用于包含在H01L 31/00至H01L 51/00各組的單個(gè)器件所使用的除半導(dǎo)體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過(guò)程中的測(cè)試或測(cè)量
H01L21-67 .專(zhuān)門(mén)適用于在制造或處理過(guò)程中處理半導(dǎo)體或電固體器件的裝置;專(zhuān)門(mén)適合于在半導(dǎo)體或電固體器件或部件的制造或處理過(guò)程中處理晶片的裝置
H01L21-70 .由在一共用基片內(nèi)或其上形成的多個(gè)固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造
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