[發明專利]半導體結構及其形成方法

在審

• 申請號: 201611082510.3
• 申請日: 2016-11-30
• 公開（公告）號: CN108122842A
• 公開（公告）日: 2018-06-05
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

一種半導體結構及其形成方法，其中方法包括：提供襯底，所述襯底包括外圍區和核心區，外圍區的襯底上具有第一鰭部，核心區的襯底上具有第二鰭部；在所述襯底表面形成隔離層，所述隔離層的表面低于所述第一鰭部和第二鰭部的頂部表面，且所述隔離層覆蓋所述第一鰭部和第二鰭部的部分側壁表面；采用氧化工藝在所述第一鰭部的側壁和頂部表面形成第一氧化層；在所述第一氧化層表面以及第二鰭部側壁和頂部表面形成第二氧化層。所形成的半導體結構形貌良好、性能穩定。

技術領域

本發明涉及半導體制造領域，尤其是涉及一種半導體結構及其形成方法。

背景技術

集成電路尤其是超大規模集成電路中的主要器件是金屬-氧化物-半導體(metaloxide semiconductor，MOS)場效應晶體管，簡稱MOS晶體管。自從MOS晶體管被發明以來，其幾何尺寸一直在不斷縮小。在MOS晶體管器件和電路制備中，最具挑戰性的是互補型金屬-氧化物-半導體(Complementary Metal-Oxide-Semiconductor，CMOS)晶體管器件。在CMOS晶體管尺寸不斷縮小的過程中，由二氧化硅(或氮氧化硅)構成的柵氧化層厚度減小導致較高的柵極漏電流。為此，現已提出的解決方案是，采用金屬柵極和高介電常數(K)柵介質層替代傳統的重摻雜多晶硅柵極和二氧化硅(或氮氧化硅)柵介質層。

但是，現有技術所形成的CMOS晶體管的性能不穩定、可靠性較差。

發明內容

本發明解決的技術問題是提供一種半導體結構及其形成方法，能夠改善半導體結構性能。

為解決上述技術問題，本發明實施例提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括外圍區和核心區，外圍區具有第一鰭部，核心區具有第二區鰭部；在所述襯底表面形成隔離層，所述隔離層的表面低于所述第一鰭部和第二鰭部的頂部表面，且所述隔離層覆蓋所述第一鰭部和第二鰭部的部分側壁表面；采用氧化工藝在所述第一鰭部的側壁和頂部表面形成第一氧化層；在所述第一氧化層表面以及核心區的鰭部側壁和頂部形成第二氧化層。

可選的，所述第一氧化層的材料為：氧化硅。

可選的，所述第一氧化層的厚度為：10埃～20埃。

可選的，所述第一氧化層的形成工藝包括：原位水汽生成工藝；所述原位水汽生成工藝參數包括：溫度為：900攝氏度～1100攝氏度，壓力為：0.1毫米汞柱～100毫米汞柱，H₂的體積流量為：0.2標準升/分鐘～20標準升/分鐘，O₂的體積流量為：5標準升/分鐘～100標準升/分鐘，時間：5秒～300秒。

可選的，所述第二氧化層的材料為：氧化硅。

可選的，所述第二氧化層厚度為：5埃～20埃。

可選的，形成所述第二氧化層的工藝包括：原子層沉積工藝。

可選的，還包括：在形成所述隔離層之后，在形成第一氧化層之前，在所述第二鰭部的側壁和頂部表面形成第三氧化層。

可選的，形成所述第三氧化層的步驟包括：在所述第一鰭部和所述第二鰭部表面形成第三氧化膜；刻蝕去除所述第一鰭部表面的第三氧化膜，形成第三氧化層。

可選的，所述第三氧化層的材料為：氧化硅。

可選的，在所述第三氧化層的厚度為：10埃～30埃。

可選的，所述隔離層的形成步驟包括：在襯底、第一鰭部和第二鰭部上形成隔離材料層，所述隔離材料層的表面高于或齊平于所述第一鰭部和第二鰭部的頂部；刻蝕去除部分所述隔離材料層，并暴露出部分第一鰭部和第二鰭部的側壁和頂部表面，形成隔離層。