[發(fā)明專利]半導(dǎo)體器件及其形成方法

有效

• 申請?zhí)枺?/td>: 201611082506.7
• 申請日: 2016-11-30
• 公開（公告）號: CN108122913B
• 公開（公告）日: 2019-09-27
• 發(fā)明（設(shè)計）人: 李勇
• 申請（專利權(quán)）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L27/11
• 分類號: H01L27/11
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司 11227
• 代理人: 高靜;吳敏

一種半導(dǎo)體器件及其形成方法，形成方法包括：形成柵介質(zhì)層；在柵介質(zhì)層上形成第一功函數(shù)層；在第一功函數(shù)層上形成第二功函數(shù)層；去除第二P型閾值電壓區(qū)、第二N型閾值電壓區(qū)以及第一下拉晶體管區(qū)的第二功函數(shù)層；去除第二N型閾值電壓區(qū)以及第一下拉晶體管區(qū)的第一功函數(shù)層；在剩余第二功函數(shù)層上、第二P型閾值電壓區(qū)的第一功函數(shù)層上、第二N型閾值電壓區(qū)和第一下拉晶體管區(qū)的柵介質(zhì)層上形成第三功函數(shù)層，第三功函數(shù)層的厚度小于第一功函數(shù)層的厚度；去除第一N型閾值電壓區(qū)、第二下拉晶體管區(qū)、通道柵晶體管區(qū)的第三功函數(shù)層以及第二功函數(shù)層；在露出的第一功函數(shù)層、第三功函數(shù)層上形成第四功函數(shù)層。本發(fā)明改善半導(dǎo)體器件的讀取冗余度。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體器件及其形成方法。

背景技術(shù)

在目前的半導(dǎo)體產(chǎn)業(yè)中，集成電路產(chǎn)品主要可分為三大類型：邏輯、存儲器和模擬電路，其中存儲器件在集成電路產(chǎn)品中占了相當(dāng)大的比例。隨著半導(dǎo)體技術(shù)發(fā)展，對存儲器件進行更為廣泛的應(yīng)用，需要將所述存儲器件與其他器件區(qū)同時形成在一個芯片上，以形成嵌入式半導(dǎo)體存儲裝置。例如將所述存儲器件內(nèi)嵌置于中央處理器，則需要使得所述存儲器件與嵌入的中央處理器平臺進行兼容，并且保持原有的存儲器件的規(guī)格及對應(yīng)的電學(xué)性能。

一般地，需要將所述存儲器件與嵌入的標(biāo)準(zhǔn)邏輯裝置進行兼容。對于嵌入式半導(dǎo)體器件來說，其通常分為邏輯區(qū)和存儲區(qū)，邏輯區(qū)通常包括邏輯器件，存儲區(qū)則包括存儲器件。隨著存儲技術(shù)的發(fā)展，出現(xiàn)了各種類型的半導(dǎo)體存儲器，例如靜態(tài)隨機隨機存儲器(SRAM，Static Random Access Memory)、動態(tài)隨機存儲器(DRAM，Dynamic Random AccessMemory)、可擦除可編程只讀存儲器(EPROM，Erasable Programmable Read-Only Memory)、電可擦除可編程只讀存儲器(EEPROM，Electrically Erasable Programmable Read-Only)和閃存(Flash)。由于靜態(tài)隨機存儲器具有低功耗和較快工作速度等優(yōu)點，使得靜態(tài)隨機存儲器及其形成方法受到越來越多的關(guān)注。

然而，現(xiàn)有技術(shù)形成的半導(dǎo)體器件中靜態(tài)隨機存儲器的性能有待進一步提高，使得半導(dǎo)體器件的整體性能較差。

發(fā)明內(nèi)容

本發(fā)明解決的問題是提供一種半導(dǎo)體器件及其形成方法，改善半導(dǎo)體器件中存儲器的讀取冗余度。

為解決上述問題，本發(fā)明提供一種半導(dǎo)體器件的形成方法，包括：提供基底，所述基底包括N型邏輯區(qū)、P型邏輯區(qū)、第一下拉晶體管區(qū)、第二下拉晶體管區(qū)以及通道柵晶體管區(qū)，其中，所述N型邏輯區(qū)包括：用于形成第一N型器件的第一N型閾值電壓區(qū)，以及用于形成第二N型器件的第二N型閾值電壓區(qū)，所述第一N型器件的閾值電壓大于所述第二N型器件的閾值電壓；所述P型邏輯區(qū)包括：用于形成第一P型器件的第一P型閾值電壓區(qū)，以及用于形成第二P型器件的第二P型閾值電壓區(qū)，所述第一P型器件的閾值電壓小于所述第二P型器件的閾值電壓；在所述N型邏輯區(qū)、P型邏輯區(qū)、第一下拉晶體管區(qū)、第二下拉晶體管區(qū)以及通道柵晶體管區(qū)的部分基底上形成柵介質(zhì)層；在所述柵介質(zhì)層上形成第一功函數(shù)層；在所述第一功函數(shù)層上形成第二功函數(shù)層；去除所述第二P型閾值電壓區(qū)、第二N型閾值電壓區(qū)以及第一下拉晶體管區(qū)的第二功函數(shù)層；去除所述第二N型閾值電壓區(qū)以及第一下拉晶體管區(qū)的第一功函數(shù)層；在剩余第二功函數(shù)層上、第二P型閾值電壓區(qū)的第一功函數(shù)層上、第二N型閾值電壓區(qū)和第一下拉晶體管區(qū)的柵介質(zhì)層上形成第三功函數(shù)層，所述第三功函數(shù)層的厚度小于所述第一功函數(shù)層的厚度；去除所述第一N型閾值電壓區(qū)、第二下拉晶體管區(qū)以及通道柵晶體管區(qū)的第三功函數(shù)層以及第二功函數(shù)層；在所述第一N型閾值電壓區(qū)、第二下拉晶體管區(qū)以及通道柵晶體管區(qū)的第一功函數(shù)層上、和P型邏輯區(qū)、第二N型閾值電壓區(qū)以及第一下拉晶體管區(qū)的第三功函數(shù)層上形成第四功函數(shù)層。