[發明專利]半導體結構及其形成方法

有效

• 申請號: 201611073837.4
• 申請日: 2016-11-29
• 公開（公告）號: CN108122965B
• 公開（公告）日: 2021-03-09
• 發明（設計）人: 趙海
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L29/10
• 分類號: H01L29/10;H01L29/78;H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

本發明提供一種半導體結構及其形成方法，其中方法包括：提供襯底，襯底包括隔離區和器件區，隔離區與器件區接觸，器件區襯底上具有鰭部；在襯底上形成初始隔離結構；對隔離區初始隔離結構進行第一刻蝕，使隔離區初始隔離結構表面低于所述器件區初始隔離結構表面，在隔離區初始隔離結構中形成隔離凹槽和位于隔離凹槽底部的隔離層；在隔離凹槽中形成保護層；形成保護層之后，對所述器件區初始隔離結構進行第二刻蝕，在第二刻蝕過程中，保護層的刻蝕速率小于所述初始隔離結構的刻蝕速率。對隔離區隔離結構進行刻蝕，能夠降低隔離區初始隔離結構的高度，從而使所述第二刻蝕不容易暴露出所述隔離層側壁，進而能夠減少第二刻蝕對隔離區隔離層的損耗。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

隨著半導體器件集成度的提高，晶體管的關鍵尺寸不斷縮小。然而，隨著晶體管尺寸的急劇減小，柵介質層厚度與工作電壓不能相應改變使抑制短溝道效應的難度加大，使晶體管的溝道漏電流增大。

鰭式場效應晶體管(Fin Field-Effect Transistor,FinFET)的柵極成類似魚鰭的叉狀3D架構。FinFET的溝道凸出襯底表面形成鰭部，柵極覆蓋鰭部的頂面和側壁，從而使反型層形成在溝道各側上，可于鰭部的兩側控制電路的接通與斷開。這種設計能夠增加柵極對溝道區的控制，從而能夠很好地抑制晶體管的短溝道效應。然而，鰭式場效應晶體管仍然存在短溝道效應。

此外，為了進一步減小短溝道效應對半導體器件的影響，降低溝道漏電流。半導體技術領域引入了應變硅技術，應變硅技術的方法包括：在柵極結構兩側的鰭部中形成凹槽；通過外延生長工藝在所述凹槽中形成源漏摻雜層。為了實現不同晶體管的源漏摻雜層的隔離，在不同晶體管之間的鰭部中需要形成隔離層，且使所述隔離層表面高于或齊平于所述鰭部頂部表面。

然而，現有的半導體結構的形成方法形成的半導體結構的性能較差。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，能夠改善半導體結構性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括隔離區和器件區，所述隔離區與器件區接觸，所述器件區襯底上具有鰭部；在所述器件區和隔離區襯底上形成初始隔離結構，所述初始隔離結構覆蓋所述鰭部側壁；對所述隔離區初始隔離結構進行第一刻蝕，使所述隔離區初始隔離結構表面低于所述器件區初始隔離結構表面，在所述隔離區初始隔離結構中形成隔離凹槽和位于所述隔離凹槽底部的隔離層；在所述隔離凹槽中形成保護層，所述保護層完全覆蓋所述隔離凹槽底部；形成所述保護層之后，對所述器件區初始隔離結構進行第二刻蝕，減小所述器件區初始隔離結構厚度，在所述器件區形成隔離結構，在所述第二刻蝕過程中，所述保護層的刻蝕速率小于所述初始隔離結構的刻蝕速率。

可選的，對所述隔離區初始隔離結構進行刻蝕的工藝包括：干法刻蝕工藝。

可選的，所述隔離區隔離層的厚度為630?！?70埃；所述保護層的厚度為450埃～550埃。

可選的，對所述隔離區初始隔離結構進行刻蝕的步驟包括：在所述器件區初始隔離結構上形成犧牲層，所述犧牲層暴露出隔離區初始隔離結構；以所述犧牲層為掩膜對所述初始隔離結構進行刻蝕，在所述隔離區形成隔離層。

可選的，形成所述保護層的步驟包括：在所述犧牲層上和所述隔離層上形成初始保護層；去除所述犧牲層上的初始保護層，形成保護層。

可選的，進行所述第二刻蝕之前，還包括：在所述隔離凹槽側壁和底部表面形成阻擋層，在所述第二刻蝕的過程中，所述阻擋層的刻蝕速率小于所述初始隔離結構的刻蝕速率；形成所述阻擋層的步驟包括：形成初始保護層之前，在所述犧牲層和所述隔離凹槽底部和側壁表面形成初始阻擋層；去除所述犧牲層上的初始保護層之后，去除所述犧牲層上的初始阻擋層。