[發明專利]數字信號并行輸入轉串行輸出電路

有效

• 申請號: 201611067475.8
• 申請日: 2016-11-28
• 公開（公告）號: CN108121676B
• 公開（公告）日: 2020-09-11
• 發明（設計）人: 王海軍;張輝;李丹;張輝
• 申請（專利權）人: 上海貝嶺股份有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38
• 代理公司: 上海弼興律師事務所 31283
• 代理人: 薛琦;謝琦

1.一種數字信號并行輸入轉串行輸出電路，將并行數字信號劃分為至少兩組并行數據；電路包含：至少兩個并轉串數據處理單元，每個所述并轉串數據處理單元將對應的一組所述并行數據轉換為一組串行數據后輸出；其特征在于，

幀時鐘產生單元，輸入第一形成輸入碼，轉換輸出幀時鐘信號；

數據時鐘產生單元，輸入第二形成輸入碼，轉換輸出串行的第二形成輸入碼；

同步單元，分別輸入至少兩組所述串行數據、所述幀時鐘信號以及所述串行的第二形成輸入碼，經處理后輸出具有完全同步時序的至少兩組所述串行數據、具有完全時序同步的所述幀時鐘信號以及具有完全同步時序的數據時鐘信號，并發送至外部接收單元；

所述具有完全同步時序的幀時鐘信號控制所述外部接收單元獲取形成所述并行數字信號的相應的至少兩組所述串行數據；所述具有完全同步時序的數據時鐘信號控制所述外部接收單元將相應的至少兩組所述串行數據恢復形成所述并行數字信號。

2.如權利要求1所述的數字信號并行輸入轉串行輸出電路，其特征在于，每個所述并轉串數據處理單元包含：

第一并串轉換器，分別輸入第一時鐘信號、第二時鐘信號以及對應的一組所述并行數據，并將所述并行數據轉化為一組所述串行數據。

3.如權利要求2所述的數字信號并行輸入轉串行輸出電路，其特征在于，所述幀時鐘產生單元包含：

第二并串轉換器，分別輸入所述第一時鐘信號、所述第二時鐘信號以及所述第一形成輸入碼，并將所述第一形成輸入碼轉換為串行的第一形成輸入碼；

幀時鐘輸出模式控制器，輸入所述串行的第一形成輸入碼、幀時鐘控制碼，并輸出所述幀時鐘信號。

4.如權利要求3所述的數字信號并行輸入轉串行輸出電路，其特征在于，所述數據時鐘產生單元包含：

第三并串轉換器，分別輸入所述第一時鐘信號、所述第二時鐘信號以及所述第二形成輸入碼，并將所述第二形成輸入碼轉換為所述串行的第二形成輸入碼。

5.如權利要求4所述的數字信號并行輸入轉串行輸出電路，其特征在于，所述同步單元包含：

第一同步子單元，分別輸入第三時鐘信號、至少兩組所述串行數據、所述幀時鐘信號以及所述串行的第二形成輸入碼，進行第一次同步時序處理，輸出具有第一次同步時序的至少兩組所述串行數據、具有第一次同步時序的所述幀時鐘信號以及具有第一次同步時序的所述串行的第二形成輸入碼；

第二同步子單元，分別輸入所述第二時鐘信號、第四時鐘信號、所述具有第一次同步時序的至少兩組所述串行數據、所述具有第一次同步時序的幀時鐘信號以及具有第一次同步時序的所述串行的第二形成輸入碼，進行第二次同步時序處理，經處理后輸出所述具有完全同步時序的至少兩組所述串行數據、所述具有完全同步時序的幀時鐘信號以及所述具有完全同步時序的數據時鐘信號。

6.如權利要求5所述的數字信號并行輸入轉串行輸出電路，其特征在于，所述第一同步子單元包含：

至少兩個第一同步處理器，每個所述第一同步處理器分別輸入所述第三時鐘信號、對應的一組所述串行數據，將對應的一組所述串行數據進行第一次同步處理，輸出具有第一次同步時序的一組所述串行數據；

第二同步處理器，分別輸入所述幀時鐘信號、所述第三時鐘信號，將所述幀時鐘信號進行第一次同步處理，輸出所述具有第一次同步時序的幀時鐘信號；

第三同步處理器，分別輸入所述第三時鐘信號、所述串行的第二形成輸入碼；將所述串行的第二形成輸入碼進行第一次同步處理，輸出具有第一次同步時序的所述串行的第二形成輸入碼。