[發明專利]一種高速緩存清理方法及處理器

在審

• 申請號: 201611067101.6
• 申請日: 2016-11-25
• 公開（公告）號: CN108108312A
• 公開（公告）日: 2018-06-01
• 發明（設計）人: 黃罡;梁文亮;吳子旭
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06F12/0877
• 分類號: G06F12/0877;G06F12/12
• 代理公司: 深圳市深佳知識產權代理事務所(普通合伙) 44285
• 代理人: 聶秀娜

本申請涉及處理器技術領域，具體涉及一種高速緩存清理方法及處理器。該方法包括：處理器確定所述高速緩存內的目標緩存線；處理器讀取所述存儲器內對應所述目標緩存線的有效信息；當所述處理器根據所述有效信息確定所述目標緩存線失效時，替換所述目標緩存線；或，當所述處理器根據所述有效信息確定所述目標緩存線有效時，保留所述目標緩存線。本申請中需要根據有效信息對該目標緩存線的有效性進行判斷，只有失效的目標緩存線才會被替換，而有效的目標緩存線則仍然存在于高速緩存中，能夠降低cache miss率，降低系統對高速緩存容量的需求，從而降低CPU的使用功耗，從而降低系統的搭建成本和使用成本。

技術領域

本申請本申請涉及處理器技術領域，具體涉及一種高速緩存清理方法及處理器。

背景技術

高速緩存(cache)是存在于內存與中央處理器(CPU，Central Processing Unit)之間的存儲器，由靜態隨機存取存儲器(SRAM，Static Random Access Memory)組成，容量比內存較小但速度比內存高得多，接近于CPU的速度。在計算機存儲系統的層次結構中，是介于中央處理器和主存儲器之間的高速小容量存儲器，它和主存儲器一起構成一級的存儲器。高速緩沖存儲器和主存儲器之間信息的調度和傳送是由硬件自動進行的。

高速緩存的出現主要是因為CPU運算速率要比內存讀寫速率快很多，這樣會使CPU花費很長時間等待數據到來或把數據寫入內存。在高速緩存中的數據是內存中的一小部分，但這一小部分是短時間內CPU即將訪問的，當CPU調用大量數據時，就可避開內存直接從高速緩存中調用，從而加快讀取速率。高速緩存對CPU的性能影響很大，主要原因有CPU的數據交換順序和CPU與高速緩存間的帶寬，其中，讀取數據的順序會影響到高速緩存的讀取命中率，該讀取命中率是高速緩存的一個重要參數，在處理器技術領域通常也采用cachemiss率，即高速緩存的讀取未命中率來表征讀取命中率，當發生cache miss時，即CPU要讀取的數據不在高速緩存中而在內存中，處理器需要等待數據從內存讀入高速緩存；而高速緩存的帶寬將直接影響CPU讀取高速緩存數據的速度，即單位時間內CPU從高速緩存中讀取的數據量的大小，兩則結合會影響整個系統的效率。

為了提高高速緩存的利用率，會將高速緩存分為多個具有固定大小的緩存線(cache line)，CPU對高速緩存進行讀寫也是以緩存線為單位，例如，每個緩存線的大小可以是32Byte或64Byte，由于高速緩存的容量遠小于內存，只能將最常用的數據預取存入高速緩存中，所以不可避免的是CPU要讀取的數不在高速緩存中而在內存中，即發生cachemiss的情況，此時就需要從內存查找該數據并讀入高速緩存，讀入的數據需要占用高速緩存的存儲空間，而由于高速緩存的總容量較小，導致緩存線的數量是有上限的，因此針對緩存線會有一些合適的淘汰策略，如近期最少使用和最不經常的優先淘汰或是先進新出等方式，而這些淘汰策略均為CPU自行進行的判斷，可能會出現一些替換出內容是即將要使用的，由此會導致cache miss率增加。

發明內容

本申請實施例提供了一種高速緩存清理方法來解決現有由于CPU自行判斷高速緩存中要替換的內容，使得替換出內容可能是即將要使用的，從而會導致cache miss率增加的問題。

有鑒于此，本申請第一方面提供一種高速緩存清理方法，該方法中，為處理器內除了高速緩存之外還設有一與高速緩存同速度級別的存儲器，用于存儲高速緩存內的部分或者全部的緩存線的有效信息，當處理器在向高速緩存中寫入數據時，當發現高速緩存已經沒有足夠的空間寫入數據時，便在寫入數據時將高速緩存內的部分緩存線替換為寫入的數據，此時，該高速緩存清理方法包括，首先由處理器確定高速緩存內的目標緩存線，在確定出目標緩存線時會一并讀取存儲器中對應此目標緩存線的有效信息，如果發現根據有效信息確定該目標緩存線失效，則會在寫入數據時替換掉該目標緩存線，而若是發現該目標緩存線并未失效，則在寫入數據的時候保留該目標緩存線。