[發(fā)明專利]適用于星載電子設備的異步通信串口指令快速應答方法有效
| 申請?zhí)枺?/td> | 201611064906.5 | 申請日: | 2016-11-28 |
| 公開(公告)號: | CN106649184B | 公開(公告)日: | 2019-06-18 |
| 發(fā)明(設計)人: | 王杰;曹薇華;李雅瓊;王輝;關貴注 | 申請(專利權)人: | 北京遙測技術研究所;航天長征火箭技術有限公司 |
| 主分類號: | G06F13/42 | 分類號: | G06F13/42 |
| 代理公司: | 中國航天科技專利中心 11009 | 代理人: | 馬全亮 |
| 地址: | 100076 北京市*** | 國省代碼: | 北京;11 |
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| 摘要: | |||
| 搜索關鍵詞: | 適用于 電子設備 異步 通信 串口 指令 快速 應答 方法 | ||
適用于星載電子設備的異步通信串口指令快速應答方法,設置MCU兩個外部中斷源,外部中斷0為FPGA串口物理層數(shù)據(jù)接收中斷,外部中斷1為FPGA產生的500us定時中斷。FPGA內部實現(xiàn)一定深度的數(shù)據(jù)發(fā)送FIFO,串口物理層解析出主機查詢指令后設置指令標志,MCU在500us定時中斷服務函數(shù)中查詢此標志,標志有效則向FIFO連續(xù)寫入待發(fā)送數(shù)據(jù),寫滿為止。MCU全部數(shù)據(jù)發(fā)送完后,清除FPGA中的指令標志,本次響應結束。本發(fā)明解決了一主多從串口通信系統(tǒng)中從機因工作時鐘較低無法滿足主機提出的快速響應要求的問題。通過FPGA配合識別指令,MCU定時填充數(shù)據(jù)至發(fā)送FIFO的方法,彌補了MCU工作時鐘低的不足,響應速度快,可以滿足主機的等待時間要求。
技術領域
本發(fā)明涉及一種適用于星載電子設備的異步通信串口指令快速應答方法,特別是一種適用于以較低速工作時鐘運行的星載電子設備的異步通信串口指令快速應答方法,屬星載數(shù)字電子技術領域。
背景技術
星載綜合電子系統(tǒng)多設備間常采用一主多從關系通信串口進行信息交互,主機管理的從機設備數(shù)量較多時,主機按順序向某一從機發(fā)出數(shù)據(jù)采集命令后,要求從機在收到命令后一定時間(例如3ms)內開始返回數(shù)據(jù),若超過此時間主機未收到數(shù)據(jù)則不再等待接收該從機數(shù)據(jù),切換至下一從機。某些從機使用的微處理器工作時鐘降額后頻率較低,無法滿足快速響應時間要求,導致主機不能正常接收數(shù)據(jù)。
發(fā)明內容
本發(fā)明解決的技術問題:克服現(xiàn)有技術的不足,提供了一種適用于星載電子設備的異步通信串口指令快速應答方法,解決了一主多從串口通信系統(tǒng)中從機因工作時鐘較低無法滿足主機提出的快速響應要求的問題。
本發(fā)明的技術解決方案:
適用于星載電子設備的異步通信串口指令快速應答方法,該應答方法基于MCU和FPGA組成的電路系統(tǒng)實現(xiàn),且MCU和FPGA組成的電路系統(tǒng)在低工作時鐘下運行;系統(tǒng)上電后MCU和FPGA同時運行,F(xiàn)PGA用于接收并解析其他星載電子設備通過異步通信串口發(fā)送過來的狀態(tài)查詢指令幀,并設置flag標志的值,MCU查詢所述flag標志,并將MCU和FPGA組成的電路系統(tǒng)的狀態(tài)數(shù)據(jù)發(fā)送到FPGA,F(xiàn)PGA再將該狀態(tài)數(shù)據(jù)通過所述異步通信串口發(fā)送到所述其他星載電子設備,實現(xiàn)指令快速應答。
所述低工作時鐘是指運行時鐘低于10MHz。
所述的MCU的工作步驟如下:
(1)設置MCU兩個外部中斷源,第一外部中斷源為FPGA串口物理層數(shù)據(jù)接收中斷,第二外部中斷源為FPGA產生的500us定時中斷;
(2)FPGA產生500us定時中斷后,進入中斷服務程序ISR;
(3)在中斷服務程序ISR中查詢狀態(tài)查詢指令標志flag,若所述狀態(tài)查詢指令標志flag無效則退出中斷服務程序ISR并返回執(zhí)行步驟(2),若有效則執(zhí)行步驟(4);
(4)將所述MCU和FPGA組成的電路系統(tǒng)的狀態(tài)數(shù)據(jù)發(fā)送到FPGA的FIFO中,判斷需上報的所述MCU和FPGA組成的電路系統(tǒng)的狀態(tài)數(shù)據(jù)是否已發(fā)送完畢,若發(fā)送完畢則清除FPGA中的flag標志,退出中斷服務程序ISR并返回執(zhí)行步驟(2),若未發(fā)送完畢則執(zhí)行步驟(5);
所述清除FPGA中的flag標志是指將flag標志值置為0;
(5)根據(jù)FIFO滿標志判斷FPGA的FIFO是否已滿,若FIFO滿標志的值為1,則退出中斷服務程序ISR并返回執(zhí)行步驟(2),若FIFO滿標志的值為0,則向FIFO寫入一字節(jié)狀態(tài)數(shù)據(jù)后執(zhí)行步驟(4)。
當狀態(tài)查詢指令標志flag為1時,狀態(tài)查詢指令標志flag有效,則FPGA收到并解析出其他星載電子設備通過異步通信串口發(fā)送過來的狀態(tài)查詢指令幀;
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