[發明專利]一種可編程分頻器

有效

• 申請號: 201611064467.8
• 申請日: 2016-11-25
• 公開（公告）號: CN108111164B
• 公開（公告）日: 2020-12-08
• 發明（設計）人: 李超林;劉凌霄
• 申請（專利權）人: 深圳市中興微電子技術有限公司
• 主分類號: H03K23/66
• 分類號: H03K23/66
• 代理公司: 北京天昊聯合知識產權代理有限公司 11112
• 代理人: 彭瑞欣;張天舒

本發明實施例公開了一種可編程分頻器。所述可編程分頻器包括：狀態機單元，用于當輸入的時鐘源周期到時，控制狀態跳轉，基于所述狀態跳轉輸出表征所述狀態機單元狀態的時鐘信號；所述狀態機單元的狀態數與分頻數相適應；邏輯單元，用于獲得表征所述狀態機狀態的時鐘信號，輸出控制信號至所述時鐘輸出單元；當所述狀態機的狀態滿足預設狀態時，輸出的控制信號用于控制所述時鐘輸出單元輸出的時鐘信號翻轉；還用于當分頻數為奇數時，控制輸出的時鐘信號進行占空比修正；時鐘輸出單元，用于當分頻數為偶數時，輸出等占空比的分頻時鐘信號；當分頻數為奇數時，控制輸出的時鐘信號進行占空比修正，以輸出等占空比的分頻時鐘信號。

技術領域

本發明涉及分頻器領域，具體涉及一種可編程分頻器。

背景技術

在通用時鐘芯片中，由于應用廣泛，對時鐘的輸出提出了更高的要求，在壓控振蕩器(VCO)輸出頻率不變的情況下，時鐘通道分頻器的分頻比任意可配置成了唯一的解決方案。現有技術中可以完成任意分頻功能的技術方案，均有一些不足之處。例如分頻結構的輸出占空比隨著分頻配置的變化而變化，輸入輸出的延時不可控，分頻級數越多，輸出的時鐘延時越大，同時對時鐘通路引入的噪聲越多。

發明內容

為解決現有存在的技術問題，本發明實施例提供了一種可編程分頻器。

為達到上述目的，本發明實施例的技術方案是這樣實現的：

本發明實施例提供了一種可編程分頻器，所述可編程分頻器包括狀態機單元、邏輯單元和時鐘輸出單元；所述狀態機單元的狀態數與分頻數相適應；

所述狀態機單元與所述邏輯單元連接，用于當輸入的時鐘源周期到時，控制狀態跳轉，基于所述狀態機單元的狀態跳轉輸出表征所述狀態機單元狀態的時鐘信號；

所述邏輯單元與所述時鐘輸出單元連接，用于獲得表征所述狀態機狀態的時鐘信號，基于所述狀態機的狀態輸出控制信號至所述時鐘輸出單元和所述狀態機單元；其中，當所述狀態機的狀態滿足預設狀態時，輸出的控制信號用于控制所述時鐘輸出單元輸出的時鐘信號翻轉以及控制所述狀態機單元置位；還用于當分頻數為奇數時，控制輸出的時鐘信號進行占空比修正；

所述時鐘輸出單元，用于當分頻數為偶數時，基于所述控制信號輸出等占空比的分頻時鐘信號；當分頻數為奇數時，基于所述控制信號控制輸出的時鐘信號進行占空比修正，以輸出等占空比的分頻時鐘信號。

上述方案中，所述狀態機單元具體為減法計數單元，用于當輸入的時鐘源周期到時，控制計數值減一，所述計數值的變化作為狀態跳轉；還用于當接收到對應于狀態機的狀態滿足預設狀態的控制信號時，控制計數值跳轉至初始值；

其中，所述減法計數單元包括第一輸入端、第二輸入端、時鐘源輸入端、第一信號輸出端和第二信號輸出端；所述第一信號輸出端和/或所述第二信號輸出端與所述邏輯單元連接；所述第一信號輸出端與所述第二輸入端連接；所述第二信號輸出端與所述第一輸入端連接；

其中，所述第一信號輸出端輸出的第一信號和/或所述第二信號輸出端輸出的第二信號輸入所述邏輯單元；以及所述第一信號輸出端輸出的第一信號輸入所述第二輸入端；所述第二信號輸出端輸出的第二信號輸入所述第一輸入端。

上述方案中，所述減法計數單元包括第一選擇器、第二選擇器和第一D觸發器；其中，

所述第一選擇器的輸出端與所述第二選擇器的第一輸入端連接；所述第一選擇器用于基于控制信號輸入端輸入的第一控制信號選擇所述第一信號或所述第二信號作為第一輸入信號輸入所述第二選擇器的第一輸入端；

所述第二選擇器的第二輸入端用于輸入配置數信號；所述第二選擇器的輸出端與所述第一D觸發器的輸入端連接；所述第二選擇器用于基于控制信號輸入端輸入的所述控制信號選擇所述第一輸入信號或配置數信號輸出至第一D觸發器；