[發(fā)明專利]互聯(lián)裝置、現(xiàn)場(chǎng)可編程門陣列器件及其信號(hào)傳輸控制方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201611064417.X
• 申請(qǐng)日: 2016-11-25
• 公開（公告）號(hào): CN106712751A
• 公開（公告）日: 2017-05-24
• 發(fā)明（設(shè)計(jì)）人: 劉貝貝
• 申請(qǐng)（專利權(quán)）人: 深圳市紫光同創(chuàng)電子有限公司
• 主分類號(hào): H03K17/22
• 分類號(hào): H03K17/22;G06F13/40
• 代理公司: 深圳鼎合誠知識(shí)產(chǎn)權(quán)代理有限公司44281
• 代理人: 江婷

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路領(lǐng)域，具體涉及一種互聯(lián)裝置、現(xiàn)場(chǎng)可編程門陣列器件及其信號(hào)傳輸控制方法。

背景技術(shù)

FPGA(Field-Programmable Gate Array),即現(xiàn)場(chǎng)可編程門陣列，它是在PAL(Programmable Array Logic)、GAL(Generic Array Logic)、CPLD(Complex Programmable Logic Device)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(Application Specific Integrated Circuit，ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。

基本的FPGA由如下幾個(gè)部分組成：可配置接口(IO)模塊、可配置邏輯單元、可配置互聯(lián)結(jié)構(gòu)以及其他的特殊單元，如存儲(chǔ)結(jié)構(gòu)，運(yùn)算單元。后者往往用來豐富FPGA的功能，適應(yīng)市場(chǎng)的多種需求。前面三個(gè)部分，構(gòu)成FPGA的基本結(jié)構(gòu)，其中可配置接口模塊的作用是連接外部信號(hào)與FPGA，實(shí)現(xiàn)FPGA與外部進(jìn)行通信，根據(jù)需要，可以實(shí)現(xiàn)各種電平標(biāo)準(zhǔn)；可配置邏輯單元是FPGA實(shí)現(xiàn)各種邏輯的基礎(chǔ)，通常使用LUT(Look-Up-Table)與Flip_Flop資源實(shí)現(xiàn)各種組合邏輯與時(shí)序邏輯；最后一部分，可配置互聯(lián)結(jié)構(gòu)，其作用是用來連接FPGA中各個(gè)資源，形成一個(gè)滿足需求的設(shè)計(jì)。

因?yàn)榭膳渲没ヂ?lián)結(jié)構(gòu)是連接FPGA中所有資源，起到橋接作用，所以好的互聯(lián)結(jié)構(gòu)，既能夠使客戶充分利用FPGA現(xiàn)有的資源的同時(shí)，保證設(shè)計(jì)的性能，最終又可以保證互聯(lián)資源占用的面積不至于太大。

一般的，互聯(lián)結(jié)構(gòu)由兩層組成，如圖1所示，包括外層1和底層2，外層1包括兩個(gè)子層11和12，其中11、12以及底層中的21都是由數(shù)據(jù)選擇器MUX構(gòu)成，當(dāng)然為了保證信號(hào)的強(qiáng)度，MUX內(nèi)部可以設(shè)置buffer以加強(qiáng)信號(hào)強(qiáng)度。11子層內(nèi)的數(shù)據(jù)選擇器輸入來源信號(hào)是來自其他互聯(lián)結(jié)構(gòu)的輸出,或來自FPGA的接口單元等，11子層內(nèi)的數(shù)據(jù)選擇器的輸出可以連接到其他互聯(lián)結(jié)構(gòu)內(nèi)，也可以通過子層12這個(gè)中間的數(shù)據(jù)選擇器然后輸入到21這一層次中的數(shù)據(jù)選擇器中，最后通過21層中的數(shù)據(jù)選擇器輸入到可編程邏輯資源單元或者接口中。根據(jù)上述闡述可知，互聯(lián)結(jié)構(gòu)外部的信號(hào)傳輸?shù)娇删幊踢壿嬞Y源單元或者接口時(shí)，其傳輸路徑path是先經(jīng)過11,然后到12，之后再到21，最后到達(dá)可編程邏輯資源單元或者接口。整個(gè)傳輸時(shí)延Tsum＝T11+T12+T21。傳輸時(shí)延較大，且多層結(jié)構(gòu)的設(shè)置也會(huì)導(dǎo)致互聯(lián)結(jié)構(gòu)占用面積大，不利于芯片高度集成發(fā)展。

發(fā)明內(nèi)容

本發(fā)明要解決的主要技術(shù)問題是，提供一種互聯(lián)裝置、現(xiàn)場(chǎng)可編程門陣列器件及其信號(hào)傳輸控制方法，解決現(xiàn)有互聯(lián)結(jié)構(gòu)信號(hào)傳輸時(shí)延大，占用面積大，不利于芯片高度集成發(fā)展。

為解決上述技術(shù)問題，本發(fā)明提供一種互聯(lián)裝置，適用于現(xiàn)場(chǎng)可編程門陣列器件，包括互聯(lián)結(jié)構(gòu)層以及連接線；

所述互聯(lián)結(jié)構(gòu)層包括底層連接子層，所述底層連接子層包括至少一個(gè)數(shù)據(jù)選擇器；

所述底層連接子層中的至少一個(gè)數(shù)據(jù)選擇器的輸入端通過所述連接線與外部信號(hào)直接連接，輸出端與所述現(xiàn)場(chǎng)可編程門陣列器件的可編程邏輯單元或接口單元的輸入端連接。

在本發(fā)明的一種實(shí)施例中，所述互聯(lián)結(jié)構(gòu)層還包括中間連接子層，所述中間連接子層包括至少一個(gè)數(shù)據(jù)選擇器；

所述中間連接子層中的至少一個(gè)數(shù)據(jù)選擇器的輸入端通過所述連接線與外部信號(hào)直接連接，輸出端與所述底層連接子層中的至少一個(gè)數(shù)據(jù)選擇器的輸入端連接。

在本發(fā)明的一種實(shí)施例中，所述互聯(lián)結(jié)構(gòu)層還包括外層連接子層，所述外層連接子層包括至少一個(gè)數(shù)據(jù)選擇器；

所述外層連接子層中的至少一個(gè)數(shù)據(jù)選擇器的輸入端通過所述連接線與外部信號(hào)連接，輸出端與所述中間連接子層中的至少一個(gè)數(shù)據(jù)選擇器的輸入端連接。

在本發(fā)明的一種實(shí)施例中，所述互聯(lián)結(jié)構(gòu)層還包括外層連接子層，所述外層連接子層包括至少一個(gè)數(shù)據(jù)選擇器；

所述外層連接子層中的至少一個(gè)數(shù)據(jù)選擇器的輸入端通過所述連接線與外部信號(hào)連接，輸出端與所述底層連接子層中的至少一個(gè)數(shù)據(jù)選擇器的輸入端連接。

在本發(fā)明的一種實(shí)施例中，所述連接線包括單線連接線、雙線連接線、四線連接線、斜線連接線以及長(zhǎng)線連接線中的至少一種；

所述單線連接線連接相鄰可編程邏輯資源的信號(hào)；

所述雙線連接線用于跨一個(gè)可編程邏輯資源連接信號(hào)；