[發明專利]處理器、用于計算系統的方法、機器可讀介質和計算機系統

有效

• 申請號: 201611063814.5
• 申請日: 2011-12-23
• 公開（公告）號: CN106775592B
• 公開（公告）日: 2019-03-12
• 發明（設計）人: J·考博爾圣阿德里安;A·T·福塞斯;T·D·弗萊切;L·K·吳;E·斯普林格
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F9/38
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 姬利永

1.一種處理器，包括：

第一寄存器，用于存儲第一輸入向量；

第二寄存器，用于存儲第二輸入向量；

第三存儲器位置，用于存儲單個打包數據結構，所述打包數據結構包含第一輸入標量、第二輸入標量和第三輸入標量；

解碼器，用于將單個指令解碼成經解碼的單個指令；以及

執行單元，具有與所述第一寄存器、第二寄存器以及第三存儲器位置耦合的乘法器，所述執行單元用于執行所述經解碼的單個指令以對于每個元素位置，將所述第一輸入標量與所述第一輸入向量的元素相乘以產生第一值，將所述第二輸入標量與所述第二輸入向量的相應元素相乘以產生第二值，以及將所述第一值、所述第二值以及所述第三輸入標量相加以通過單次舍入產生結果。

2.如權利要求1所述的處理器，其特征在于，所述乘法器包括用于接收所述第一輸入向量的第一輸入、用于接收所述第一輸入標量的第二輸入、用于接收所述第二輸入向量的第三輸入以及用于接收所述第二輸入標量的第四輸入，并且所述第一值和第二值是基本上同時被計算的。

3.如權利要求1所述的處理器，其特征在于，所述執行單元包括用于在執行所述經解碼的單個指令時循環通過所述乘法器兩次的微代碼，第一次循環用于產生第一值而第二次循環用于產生第二值。

4.如權利要求1所述的處理器，其特征在于，所述執行單元用于在執行所述經解碼的單個指令時不多次循環通過所述乘法器。

5.如權利要求1所述的處理器，其特征在于，所述單個指令的指令格式包括用于指示單精度數據模式和雙精度數據模式之間的選擇的字段。

6.如權利要求5所述的處理器，其特征在于，所述字段是所述單個指令的操作碼。

7.如權利要求1所述的處理器，其特征在于，所述單個指令的指令格式包括用于標識在所述第三存儲器位置中何處找到所述第一輸入標量、第二輸入標量以及所述第三輸入標量的字段。

8.如權利要求7所述的處理器，其特征在于，所述字段是所述單個指令的立即操作數。

9.一種用于計算系統的方法，包括：

向第一寄存器加載第一輸入向量；

向第二寄存器加載第二輸入向量；

向第三存儲器位置加載單個打包數據結構，所述打包數據結構包含第一輸入標量、第二輸入標量以及第三輸入標量；

通過處理器的解碼器，將單個指令解碼成經解碼的單個指令；以及

通過所述處理器的執行單元，執行所述經解碼的單個指令以對于每個元素位置，將所述第一輸入標量與所述第一輸入向量的元素相乘以產生第一值，將所述第二輸入標量與所述第二輸入向量的相應元素相乘以產生第二值，以及將所述第一值、所述第二值以及所述第三輸入標量相加以通過單次舍入產生結果。

10.如權利要求9所述的方法，其特征在于，還包括基本上同時計算所述第一值和第二值。

11.如權利要求9所述的方法，其特征在于，所述執行包括在執行所述經解碼的單個指令時循環通過所述處理器的乘法器兩次，第一次循環用于產生第一值而第二次循環用于產生第二值。

12.如權利要求9所述的方法，其特征在于，所述執行在執行所述經解碼的單個指令時不多次循環通過所述處理器的乘法器。

13.如權利要求9所述的方法，其特征在于，所述單個指令的指令格式包括用于指示單精度數據模式和雙精度數據模式之間的選擇的字段。

14.如權利要求13所述的方法，其特征在于，所述字段是所述單個指令的操作碼。