[發明專利]高頻時鐘信號的生成裝置及生成方法

在審

• 申請號: 201611055310.9
• 申請日: 2016-11-25
• 公開（公告）號: CN106788339A
• 公開（公告）日: 2017-05-31
• 發明（設計）人: 楊森;王平;劉琦;孫婷;馬宏安;陳曉龍;李鈞
• 申請（專利權）人: 西安烽火電子科技有限責任公司
• 主分類號: H03K3/02
• 分類號: H03K3/02
• 代理公司: 西安睿通知識產權代理事務所(特殊普通合伙)61218
• 代理人: 寇蘭英

技術領域

本發明屬于時鐘電路技術領域，尤其涉及一種高頻時鐘信號的生成裝置及生成方法，能夠產生頻率為50MHz-200MHz的高頻時鐘信號。

背景技術

時鐘信號是時序邏輯的基礎，它用于決定邏輯單元的狀態何時更新。在各種芯片中時鐘信號通常用于同步電路扮演計數器的角色，在電路中發揮著至關重要的作用。

隨著各種處理器和芯片運算速度的提高，電路對時鐘信號的要求也在提高。首先，時鐘頻率在很多芯片的應用里要求越來越高，頻率從原來的幾兆提升到幾十兆甚至上百兆。另外，高速處理器以及復雜的程序算法對時鐘信號的頻率穩定度的要求也在不斷提高，從早期的50PPM(百萬分之一)穩定度到現在的1PPM穩定，有些芯片要求0.1PPM或者更高的頻率穩定度。

根據芯片對時鐘信號的要求，現有在多處理器或芯片設計方案一直接使用高精度高頻率的晶振產生時鐘信號用來驅動后端芯片，如圖1所示。現有方案二采用分頻芯片或用FPGA把時鐘信號一分多然后驅動后端芯片，如圖2和圖3所示。

如果芯片對驅動的時鐘信號頻率穩定度性能要求較低，可以直接使用低頻晶振驅動后端芯片。但如果芯片對時鐘信號頻率穩定度要求比較高，如若直接使用高精度高頻率晶振成本會比較高；為了有效降低實現成本，通常利用FPGA或倍頻芯片把時鐘信號一分為多使用，但如果后端需要時鐘信號的處理器較多時，時鐘扇出芯片產生的多路時鐘有可能帶載能力不夠，所產生的時鐘能量不足，會對后端一些對時鐘信號要求高的芯片產生不利影響。

發明內容

本發明提供一種高頻時鐘信號的生成裝置及生成方法，能夠產生頻率為50MHz-200MHz的高頻時鐘信號，能夠避免直接選擇高頻率晶振來驅動后端電路帶來的成本增加；也有效提高了晶振驅動后端多個器件的驅動能力和穩定度。

為達到上述目的，本發明采用如下技術方案予以實現。

技術方案一：

一種高頻時鐘信號的生成裝置，所述裝置包括：電源、低頻晶體振蕩器、射極跟隨器、倍頻器、時鐘扇出單元；所述電源與所述射極跟隨器的集電極輸入端連接；

所述晶體振蕩器的輸出端與所述射極跟隨器的基極輸入端連接，所述射極跟隨器的射極輸出端與所述倍頻器的輸入端連接，所述倍頻器的輸出端與所述時鐘扇出單元的輸入端連接，所述時鐘扇出單元的各個扇出端作為高頻時鐘信號的輸出端與各個數據處理設備對應連接。。

本發明技術方案一的特點和進一步改進為：

(1)所述低頻晶體振蕩器的晶振頻率低于50MHz。

(2)所述低頻晶體振蕩器用于產生低頻振蕩信號，所述低頻振蕩信號作為初始時鐘信號，并將所述初始時鐘信號發送至所述射極跟隨器；

所述射極跟隨器用于對所述初始時鐘信號進行功率放大，并輸出功率放大后的時鐘信號至倍頻器；

所述倍頻器用于對所述功率放大后的時鐘信號的頻率放大N倍，得到具有N倍頻率的時鐘信號，并將所述具有N倍頻率的時鐘信號發送至時鐘扇出單元；N為正整數；

所述時鐘扇出單元用于將所述具有N倍頻率的時鐘信號分為多路時鐘信號輸出到各個扇出端，從而為連接在對應扇出端的數據處理設備提供高頻時鐘信號。

技術方案二：

一種高頻時鐘信號的生成方法，所述方法應用于技術方案一所述的高頻時鐘信號的生成裝置，所述方法包括：

獲取低頻振蕩信號，所述低頻振蕩信號作為初始時鐘信號，將所述初始時鐘信號進行功率放大，得到功率放大后的時鐘信號；

將所述功率放大后的時鐘信號的頻率放大N倍，得到具有N倍頻率的時鐘信號；

將所述具有N倍頻率的時鐘信號分為多路時鐘信號輸出到各個數據處理設備。

本發明技術方案二的特點和進一步的改進為：

所述低頻振蕩信號的頻率低于50MHz。

本發明提出了一種降低時鐘電路成本和提升穩定度的高頻時鐘信號的生成裝置。低頻晶振產生的時鐘CLK信號經過射極跟隨器進行電流和功率放大，先倍頻后分頻處理，然后提供給后端各個芯片。這樣采用單晶振驅動的方法，相比直接選用高精度晶振，利用運算放大器和倍頻器實現的成本優勢明顯，有效降低了電路實現成本。此外，經過射極跟隨器的時鐘信號帶載能力明顯得到增強，也使后端使用分頻芯片產生時鐘的處理器和電路工作更加穩定。

附圖說明