[發(fā)明專利]形成溝槽的方法

有效

• 申請?zhí)枺?/td>: 201611053272.3
• 申請日: 2016-11-24
• 公開（公告）號: CN107068555B
• 公開（公告）日: 2020-07-03
• 發(fā)明（設計）人: 張哲誠;林志翰
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/3065
• 分類號: H01L21/3065;H01L21/308
• 代理公司: 北京德恒律治知識產(chǎn)權(quán)代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種形成半導體器件的方法，包括：

在襯底上方形成材料層；

在所述材料層中形成第一溝槽，其中，所述第一溝槽具有第一寬度；

沿著所述第一溝槽的側(cè)壁形成共形覆蓋層，其中，所述共形覆蓋層具有與所述材料層不同的蝕刻速率，所述共形覆蓋層是介電層并通過原子層沉積形成；

在所述第一溝槽的側(cè)壁已被所述共形覆蓋層覆蓋的同時，在所述材料層中形成第二溝槽，其中，所述第二溝槽具有大于所述第一寬度的第二寬度，其中，所述第二溝槽與所述第一溝槽連通；以及

在所述第一溝槽和所述第二溝槽內(nèi)形成導電部件。

2.根據(jù)權(quán)利要求1所述的方法，在形成所述第二溝槽后，延伸所述第一溝槽以將所述襯底的部分暴露于所述第一溝槽內(nèi)。

3.根據(jù)權(quán)利要求1所述的方法，其中，所述共形覆蓋層包括不含碳的介電材料。

4.根據(jù)權(quán)利要求1所述的方法，其中，所述材料層包括極低k(ELK)介電材料。

5.根據(jù)權(quán)利要求1所述的方法，其中，在所述材料層中形成所述第一溝槽包括：

在所述材料層上方形成第一圖案化的硬掩模，所述第一圖案化的硬掩模具有第一開口，所述第一開口具有所述第一寬度；

在所述第一圖案化的硬掩模上方形成第二圖案化的硬掩模，所述第二圖案化的硬掩模具有第二開口，所述第二開口具有所述第二寬度；以及

穿過所述第一開口蝕刻所述材料層。

6.根據(jù)權(quán)利要求5所述的方法，其中，在所述材料層中形成所述第二溝槽包括穿過所述第二開口蝕刻所述材料層和所述第一圖案化的硬掩模。

7.根據(jù)權(quán)利要求1所述的方法，其中，在所述第一溝槽的側(cè)壁已被所述共形覆蓋層覆蓋的同時在所述材料層中形成所述第二溝槽包括通過各向異性干蝕刻工藝來蝕刻所述材料層。

8.根據(jù)權(quán)利要求1所述的方法，還包括：

在所述襯底上方形成所述材料層之前，在所述襯底上方形成蝕刻停止層(ESL)；以及

在所述材料層中形成所述第一溝槽和所述第二溝槽之后，在沿著所述第一溝槽的側(cè)壁設置所述共形覆蓋層的同時蝕刻所述蝕刻停止層以暴露所述襯底。

9.一種形成半導體器件的方法，包括：

在襯底上方形成介電層；

在所述介電層上方形成第一圖案化的硬掩模，所述第一圖案化的硬掩模具有第一開口，所述第一開口具有第一寬度；

在所述第一圖案化的硬掩模上方形成第二圖案化的硬掩模，所述第二圖案化的硬掩模具有第二開口，所述第二開口具有大于所述第一寬度的第二寬度，其中，所述第二開口與所述第一開口對齊；

穿過所述第一開口蝕刻所述介電層以在所述介電層中形成通孔溝槽；

沿著所述通孔溝槽的側(cè)壁形成共形介電覆蓋層，其中，所述共形介電覆蓋層具有與所述介電層不同的蝕刻速率并且通過原子層沉積形成所述共形介電覆蓋層；

在所述通孔溝槽的側(cè)壁已被所述共形介電覆蓋層覆蓋的同時穿過所述第二開口蝕刻所述介電層以形成溝槽；以及

在所述通孔溝槽和所述溝槽內(nèi)形成導電部件。

10.根據(jù)權(quán)利要求9所述的方法，其中，穿過所述介電層形成所述通孔溝槽以及所述襯底的部分暴露在所述通孔溝槽內(nèi)。

11.根據(jù)權(quán)利要求9所述的方法，其中，所述共形介電覆蓋層包括不含碳的介電材料。

12.根據(jù)權(quán)利要求9所述的方法，其中，所述介電層包括極低k(ELK)介電材料。

13.根據(jù)權(quán)利要求9所述的方法，其中，通過各向異性干蝕刻工藝形成所述溝槽。