[發明專利]一種用于可編程邏輯器件的緩沖電路

在審

• 申請號: 201611041811.1
• 申請日: 2016-11-18
• 公開（公告）號: CN106656157A
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 馬錫昆
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175
• 代理公司: 深圳鼎合誠知識產權代理有限公司44281
• 代理人: 江婷

1.一種用于可編程邏輯器件的緩沖電路，其特征在于，包括：第一輸入/輸出電路及第二輸入/輸出電路，所述第一輸入/輸出電路及第二輸入/輸出電路連接邏輯器；所述第一輸入/輸出電路包括依次連接的第一驅動電路、第一片上阻抗陣列及第一比較器，所述第一輸入/輸出電路的引腳連接參考電阻；所述第二輸入/輸出電路包括依次連接的第二驅動電路、第二片上阻抗陣列及第二比較器；所述邏輯器用于采用逐次逼近算法根據所述第一比較器的比較結果，調節所述第一驅動電路的上拉部分電阻及下拉部分電阻，直至所述第一驅動電路的上拉部分電阻及下拉部分電阻等于所述參考電阻，確定驅動電路控制參數，根據所述驅動電路控制參數控制所述第二驅動電路的上拉部分電阻及下拉部分電阻。

2.如權利要求1所述的緩沖電路，其特征在于，所述邏輯器用于根據所述第一比較器在設備上電配置完成后的比較結果，調節所述第一驅動電路、第一片上阻抗陣列，控制所述第二驅動電路、第二片上阻抗陣列。

3.如權利要求1所述的緩沖電路，其特征在于，所述邏輯器用于根據所述第一比較器在設備運行時的比較結果，調節所述第一驅動電路、第一片上阻抗陣列，根據第二比較器在設備運行時的比較結果，調節所述第二驅動電路、第二片上阻抗陣列。

4.如權利要求1所述的緩沖電路，其特征在于，所述邏輯器還用于采用逐次逼近算法根據所述第一比較器的比較結果，調節所述第一片上阻抗陣列的端接電阻，直至所述第一片上阻抗陣列的端接電阻滿足要求，確定片上阻抗陣列控制參數，根據所述片上阻抗陣列控制所述第二片上阻抗陣列。

5.如權利要求4所述的緩沖電路，其特征在于，所述第一片上阻抗陣列與第二片上阻抗陣列包括多個并聯的、結構相同的分支阻抗，所述邏輯器用于控制所述第一片上阻抗陣列與第二片上阻抗陣列中接入電路的分支阻抗的數量，調節所述第一片上阻抗陣列與第二片上阻抗陣列的端接電阻。

6.如權利要求4所述的緩沖電路，其特征在于，所述邏輯器還用于根據電平標準，計算單個分支阻抗的標準阻值及分支阻抗的數量，根據單個分支阻抗的標準阻值對所述分支阻抗進行校準。

7.如權利要求5所述的緩沖電路，其特征在于，所述分支阻抗包括上拉部分及下拉部分，所述分支阻抗的上拉部分及下拉部分均包括一個主晶體管、伺服晶體管陣列、及多晶電阻，所述主晶體管與伺服晶體管陣列并聯后，連接所述多晶電阻，所述分支阻抗的上拉部分及下拉部分的多晶電阻對接。

8.如權利要求1至7任一項所述的緩沖電路，其特征在于，所述第一驅動電路與第二驅動電路均包括上拉部分及下拉部分，所述第一驅動電路與第二驅動電路均的上拉部分及下拉部分均包括主晶體管、伺服晶體管陣列、及阻擋電阻；所述伺服晶體管陣列包括多個伺服晶體管，各伺服晶體管分別對應一個阻擋電阻，所述伺服晶體管通過對應的阻擋電阻后，與所述主晶體管并聯。

9.如權利要求8所述的緩沖電路，其特征在于，所述主晶體管的輸出電阻略大于目標校準值，所述伺服晶體管的等效電阻大于所述主晶體管的輸出電阻。

10.如權利要求8所述的緩沖電路，其特征在于，所述阻擋電阻為多晶硅電阻。