[發(fā)明專利]一種CNN動(dòng)態(tài)可重構(gòu)的聯(lián)想記憶電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201611027068.4
• 申請(qǐng)日: 2016-11-16
• 公開（公告）號(hào): CN106779058B
• 公開（公告）日: 2019-07-09
• 發(fā)明（設(shè)計(jì)）人: 劉硯一;劉文波;吳寅
• 申請(qǐng)（專利權(quán)）人: 南京航空航天大學(xué)
• 主分類號(hào): G06N3/063
• 分類號(hào): G06N3/063;G06N3/06
• 代理公司: 南京經(jīng)緯專利商標(biāo)代理有限公司 32200
• 代理人: 許方

本發(fā)明公開了一種CNN動(dòng)態(tài)可重構(gòu)的聯(lián)想記憶電路，包括耦合的第1細(xì)胞神經(jīng)元電路和第2細(xì)胞神經(jīng)元電路，第1細(xì)胞神經(jīng)元電路和第2細(xì)胞神經(jīng)元電路的電路結(jié)構(gòu)相同，均包括：外部信號(hào)輸入端、模板參數(shù)控制端、記憶信號(hào)輸出端和運(yùn)算電路，運(yùn)算電路與外部信號(hào)輸入端、模板參數(shù)控制端和記憶信號(hào)輸出端相連，用于對(duì)外部輸入信號(hào)、模板A參數(shù)、模板B參數(shù)和偏置量參數(shù)進(jìn)行運(yùn)算操作，得到聯(lián)想記憶結(jié)果。本發(fā)明能夠?qū)崿F(xiàn)多種記憶模板間動(dòng)態(tài)轉(zhuǎn)換，結(jié)構(gòu)簡(jiǎn)單，易于超大規(guī)模電路實(shí)現(xiàn)，穩(wěn)定性高。

技術(shù)領(lǐng)域

本發(fā)明屬于聯(lián)想記憶技術(shù)領(lǐng)域，特別涉及了一種CNN動(dòng)態(tài)可重構(gòu)的聯(lián)想記憶電路。

背景技術(shù)

聯(lián)想記憶是利用事物間的聯(lián)系通過(guò)聯(lián)想進(jìn)行記憶的方法。在神經(jīng)計(jì)算鄰域，可描述為一種模擬人腦信息存儲(chǔ)和回憶的機(jī)制，使得滿足一定條件的檢索探針能夠?qū)ふ业揭幌盗蓄A(yù)先存儲(chǔ)于系統(tǒng)中的標(biāo)準(zhǔn)模板。在傳統(tǒng)的人工神經(jīng)網(wǎng)絡(luò)電路中,如Hopfield網(wǎng)絡(luò)，神經(jīng)元及其突觸的搭建結(jié)構(gòu)復(fù)雜，不便于VLSI的實(shí)現(xiàn)。

細(xì)胞神經(jīng)網(wǎng)絡(luò)(CNN)是一種能實(shí)時(shí)、高速并行處理信號(hào)的大規(guī)模非線性模擬電路，易于超大規(guī)模電路(VLSI)的實(shí)現(xiàn)。采用細(xì)胞神經(jīng)網(wǎng)絡(luò)構(gòu)建的電路，其邏輯行為由各神經(jīng)元模板參數(shù)決定，也即是在維持電路拓?fù)浣Y(jié)構(gòu)不變的基礎(chǔ)上，實(shí)現(xiàn)邏輯功能的重構(gòu)。

發(fā)明內(nèi)容

為了解決上述背景技術(shù)提出的技術(shù)問(wèn)題，本發(fā)明旨在提供一種CNN動(dòng)態(tài)可重構(gòu)的聯(lián)想記憶電路，能夠?qū)崿F(xiàn)多種記憶模板間動(dòng)態(tài)轉(zhuǎn)換，結(jié)構(gòu)簡(jiǎn)單，易于超大規(guī)模電路實(shí)現(xiàn)，穩(wěn)定性高。

為了實(shí)現(xiàn)上述技術(shù)目的，本發(fā)明的技術(shù)方案為：

一種CNN動(dòng)態(tài)可重構(gòu)的聯(lián)想記憶電路，所述聯(lián)想記憶電路包括耦合的第1細(xì)胞神經(jīng)元電路和第2細(xì)胞神經(jīng)元電路，第1細(xì)胞神經(jīng)元電路和第2細(xì)胞神經(jīng)元電路的電路結(jié)構(gòu)相同，均包括：

外部信號(hào)輸入端，用于接收外部輸入信號(hào)；

模板參數(shù)控制端，用于接收模板A參數(shù)、模板B參數(shù)和偏置量參數(shù)，通過(guò)改變這3個(gè)參數(shù)值，實(shí)現(xiàn)聯(lián)想記憶電路在各種記憶模板之間進(jìn)行動(dòng)態(tài)轉(zhuǎn)換；

記憶信號(hào)輸出端，用于輸出聯(lián)想記憶結(jié)果；

運(yùn)算電路，它分別與外部信號(hào)輸入端、模板參數(shù)控制端和記憶信號(hào)輸出端相連，用于對(duì)外部輸入信號(hào)、模板A參數(shù)、模板B參數(shù)和偏置量參數(shù)進(jìn)行運(yùn)算操作，得到聯(lián)想記憶結(jié)果。

第1細(xì)胞神經(jīng)元電路的輸出信號(hào)反饋給第2細(xì)胞神經(jīng)元電路，第2細(xì)胞神經(jīng)元電路的輸出信號(hào)反饋給第1細(xì)胞神經(jīng)元電路。

進(jìn)一步地，所述運(yùn)算電路根據(jù)如下穩(wěn)定狀態(tài)方程得到聯(lián)想記憶的結(jié)果：

上式中，u_i為第i個(gè)細(xì)胞神經(jīng)元電路的外部輸入信號(hào)；b_i為第i個(gè)細(xì)胞神經(jīng)元電路的模板B參數(shù)；a_i1,a_i2為第i個(gè)細(xì)胞神經(jīng)元電路的模板A參數(shù)；z_i為第i個(gè)細(xì)胞神經(jīng)元電路的偏置量參數(shù)；x_i為第i個(gè)細(xì)胞神經(jīng)元電路的系統(tǒng)狀態(tài)變量；y(x_i)為第i個(gè)細(xì)胞神經(jīng)元電路的輸出信號(hào)。

進(jìn)一步地，所述第i個(gè)細(xì)胞神經(jīng)元電路的模板A參數(shù)a_i1,a_i2，i＝1,2，滿足下列兩個(gè)不等式組之一：

or

此時(shí)聯(lián)想記憶電路的輸出能夠收斂于穩(wěn)定值。