[發明專利]一種LDO電路

有效

• 申請號: 201611016776.8
• 申請日: 2016-11-18
• 公開（公告）號: CN106406408B
• 公開（公告）日: 2017-12-19
• 發明（設計）人: 段志奎;王興波;譚海曙;朱珍;于昕梅;樊耘;楊發權;肖永豪;周月霞
• 申請（專利權）人: 佛山科學技術學院
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 佛山市永裕信專利代理有限公司44206
• 代理人: 楊啟成

技術領域

本發明涉及集成電路電源管理領域，尤其涉及一種LDO電路。

背景技術

隨著集成電路的快速發展，LDO作為重要的電源管理模塊廣泛應用于SoC芯片設計中。典型LDO結構如圖1所示，包含參考電壓（通常由帶隙基準電路實現）、誤差放大器、功率管和反饋電阻。典型LDO正常工作是建立在誤差放大器和帶隙基準電路等模擬電路的晶體管工作在飽和區為基礎。然而隨著CMOS工藝尺寸的不斷縮減，低功耗設計難度不斷加大，芯片供電電壓不斷降低（甚至是近閾值供電），在低電壓，甚至是超低電壓下，已難以保證誤差放大器等模擬電路正常工作。

發明內容

本發明的發明目的在于提供一種即使是低電壓，甚至是超低電壓下，也能正常工作的LDO電路。

本發明是這樣實現的，包括參考時鐘、緩沖整形單元、鑒頻器（FD）、數字控制器（DPC）、功率管陣列、濾波器（LPF）和壓控振蕩器（VCO），功率管陣列包括并接而成的數個功率管，功率管陣列的輸出與濾波器（LPF）相連，濾波器（LPF）與壓控振蕩器（VCO）相連，壓控振蕩器（VCO）與鑒頻器（FD）其中一輸入端相連，參考時鐘與緩沖整形單元相連，緩沖整形單元與鑒頻器（FD）另一輸入端相連，鑒頻器（FD）的輸出控制與功率管陣列的各個功率管的控制輸入相連。

本專利所提出的低電壓數控LDO電路的工作原理如下：

功率管陣列的輸出電壓（即LDO的輸出電壓）經過LPF濾波之后，控制VCO的輸出頻率，VCO的輸出頻率與參考時鐘在FD中進行比較。FD輸出結果為三種情況：LDO輸出電壓V_out> 預期電壓V_desire(高)；V_out = V_desire（保持）；V_out < V_desire（低）；數字控制器DPC根據FD輸出結果改變功率管陣列中工作的功率管數量，進而調節LDO輸出電壓Vout和負載能力。

當V_out > V_desire時，壓控振蕩器VCO 輸出時鐘頻率高于參考時鐘，因此鑒頻器FD輸出高（H）信號至數字控制器DPC，DPC減少功率管陣列中工作的功率管數量，進而降低LDO輸出電壓。

當V_out < V_desire時，壓控振蕩器VCO 輸出時鐘頻率低于參考時鐘，因此鑒頻器FD輸出低（L）信號至數字控制器DPC，DPC增加功率管陣列中工作的功率管數量，進而升高LDO輸出電壓。

當V_out = V_desire時，壓控振蕩器VCO 輸出時鐘頻率等于參考時鐘，因此鑒頻器FD輸出保持信號至數字控制器DPC，DPC維持功率管陣列中工作的功率管數量，進而維持LDO輸出電壓不變。

本發明與已有技術相比，由于采用即使是低電壓，甚至是超低電壓下，均能輸出能評價電壓大小的頻率電流波并通過鑒頻器（FD）與可設置頻率大小的參考時鐘進行比較，并依據兩者比較的差值大小輸出控制信號控制功率管陣列中相應的功率管工作，從而實現閉環控制低電壓，甚至是超低電壓的功率的輸出，因此，本發明具有即使是低電壓，甚至是超低電壓下，也能正常工作的優點。

附圖說明

圖1為已有技術的電路圖；

圖2為本發明的電路圖；

圖3為壓控振蕩器的電路圖；

圖4為功率管陣列的電路圖。

具體實施方式：

現結合附圖和實施例對本發明做進一步詳細描述：

如圖2所示，本發明包括參考時鐘、緩沖整形單元、鑒頻器（FD）、數字控制器（DPC）、功率管陣列、濾波器（LPF）和壓控振蕩器（VCO），功率管陣列包括數個并接而成的功率管，功率管陣列的輸出與濾波器（LPF）相連，濾波器（LPF）與壓控振蕩器（VCO）相連，壓控振蕩器（VCO）與鑒頻器（FD）其中一輸入端相連，參考時鐘與緩沖整形單元相連，緩沖整形單元與鑒頻器（FD）另一輸入端相連，鑒頻器（FD）的各個輸出控制與相應的功率管陣列的各個功率管的控制輸入相連。