[發明專利]制造半導體器件的方法和對應的器件

有效

• 申請號: 201610997016.3
• 申請日: 2016-09-29
• 公開（公告）號: CN107026139B
• 公開（公告）日: 2021-05-28
• 發明（設計）人: A·帕勒亞里;A·米拉尼;L·瓜里諾;F·龍奇
• 申請（專利權）人: 意法半導體股份有限公司
• 主分類號: H01L23/488
• 分類號: H01L23/488;H01L21/60
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;董典紅

本申請涉及制造半導體器件的方法和對應的器件。在一個實施例中，一種方法制造半導體器件，該半導體器件包括具有外圍部分的金屬化結構，該外圍部分具有一個或多個下覆層，該下覆層具有面向外圍部分延伸的邊緣區域。方法包括：提供犧牲層以覆蓋下覆層的邊緣區域，在由犧牲層覆蓋下覆層的邊緣區域的同時提供金屬化結構，以及移除犧牲層以使得下覆層的邊緣區域面向外圍部分延伸而在兩者之間沒有接觸界面，由此避免熱機械應力。

技術領域

本說明書涉及制造半導體器件。

一個或多個實施例可以應用于例如減小例如用于汽車和消費產品的集成電路中的熱機械應力。

背景技術

各種類型的集成電路(IC)可以采用諸如BCD(雙極-CMOS-DMOS)技術的技術。

BCD技術可以有利地例如用于制造具有功率電子器件和邏輯控制電子器件的集成電路。BCD技術提供了一系列硅工藝，每一個硅工藝將三個不同工藝技術的力量組合至單個芯片上：用于精確模擬功能的雙極，用于數字設計的CMOS(互補金屬氧化物半導體)，以及用于功率和高電壓元件的DMOS(雙擴散金屬氧化物半導體)。

實施BCD技術可以包括被稱為再分布層(RDL)的頂層銅金屬互連。

例如由引線鍵合和封裝工藝期間的熱彈性耦合和應力所引起的、鈍化和中間絕緣層對于可靠性的阻礙問題可以呈現需要關注的因素。

在制造IC中可以使用氮化硅(SiN)或碳化硅(SiC)以提供用于微芯片的鈍化層，例如以提供抵抗水分子以及微電子器件中腐蝕和不穩定性的其他來源的阻擋層。

在諸如Cu(銅)RDL頂部金屬化結構的金屬化結構的結構角部中，由于不同材料之間的熱機械失配可以引起應力，該不同的材料例如阻擋層(鈦-鎢(TiW)，鉭(Ta)，氮化鉭(TaN))、金屬化結構包覆層(鎳-鈀(Ni-Pd)，鎳-鈀-金(Ni-Pd-Au)，鎳-金(Ni-Au))，鈍化層(SiN，SiC)三相點)。

發明內容

一個或多個實施例用于對克服鈍化層上表面中在Cu RDL結構的邊緣處(例如，在角部處)的鈍化應力作出貢獻。

根據一個或多個實施例，該目標借由具有如以下權利要求中所述特征的方法而實現。

一個或多個實施例也可以涉及對應的器件。

權利要求是在此已經提供的一個或多個實施例的技術公開的整體部分。

一個或多個實施例可以通過省略“三相點”、例如通過將包覆阻擋層(例如，鎳-TiW)界面與鈍化層(例如，SiN，SiC)的頂表面去耦合而導致SiN鈍化層應力的減小。

一個或多個實施例可以包括修改例如Cu RDL工藝流程，包括添加犧牲絕緣層以在鈍化層與例如鎳之間產生間隙。

在一個或多個實施例中，可以借由可以維持由鎳(Ni)完全覆蓋銅(Cu)的工藝流程實現提高的鈍化魯棒性，以防止銅遷移而無需改變材料和相關界面。

一個或多個實施例可以包括雙阻擋層(例如，TiW)，該雙阻擋層被適配用于通過避免存在用于鈍化層臨界應力的“三相點”而去耦合鎳和鈍化層。

一個或多個實施例可以包括雙銅阻擋層沉積，在鎳和鈍化層之間存在間隙，在與鈍化層接觸的銅阻擋層上沒有鎳生長。

一個或多個實施例可以省略TiW-Ni-SiN鈍化界面，其中Cu被完全密封在例如TiW和Ni中(以避免Cu遷移和腐蝕)并且在最后的阻擋層刻蝕之后沒有下切。

附圖說明

現在參考附圖、純粹借由示例的方式描述一個或多個實施例，其中：

圖1至圖15是一個或多個實施例中的可能步驟的示例，