[發(fā)明專利]一種準雙口MRAM芯片及其讀寫方法

有效

• 申請?zhí)枺?/td>: 201610990918.4
• 申請日: 2016-11-10
• 公開（公告）號: CN108074604B
• 公開（公告）日: 2019-11-29
• 發(fā)明（設(shè)計）人: 戴瑾
• 申請（專利權(quán)）人: 上海磁宇信息科技有限公司
• 主分類號: G11C11/16
• 分類號: G11C11/16
• 代理公司: 31287 上海容慧專利代理事務(wù)所(普通合伙)
• 代理人: 于曉菁<國際申請>=<國際公布>=<進入

1.一種準雙口MRAM芯片，包括多個陣列，其特征在于，若所述準雙口MRAM芯片同時收到讀寫第一地址的第一指令與讀寫第二地址的第二指令，所述第一地址與所述第二地址屬于不同的陣列，或者所述第一地址與所述第二地址屬于同一陣列的同一行，所述第一指令與所述第二指令同時操作；所述第一地址與所述第二地址屬于同一陣列的不同行，所述第一指令與所述第二指令依次操作；若所述準雙口MRAM芯片單獨收到第一指令或第二指令，所述第一指令或所述第二指令單獨操作。

2.如權(quán)利要求1所述的準雙口MRAM芯片，其特征在于，所述第一指令與所述第二指令來自一個或多個處理器，所述準雙口MRAM芯片向所述處理器發(fā)送等待信號，所述等待信號用于在讀寫未完成時通知所述處理器不要發(fā)送新的讀寫指令。

3.如權(quán)利要求1所述的準雙口MRAM芯片，其特征在于，所述第一指令用于讀寫處理器指令，所述第二指令用于讀寫所述處理器需要的數(shù)據(jù)；或者所述第一指令為用于讀寫所述處理器需要的數(shù)據(jù)，所述第二指令用于讀寫給所述處理器的指令。

4.如權(quán)利要求3所述的準雙口MRAM芯片，其特征在于，處理器的指令與處理器需要的數(shù)據(jù)分別存儲在不同的陣列。

5.如權(quán)利要求1所述的準雙口MRAM芯片，其特征在于，所述準雙口MRAM芯片的外部信號線包括用于第一指令的第一組信號線與用于第二指令的第二組信號線，所述第一組信號線包括第一使能信號線、第一地址線、第一讀寫操作線以及第一數(shù)據(jù)通道；所述第二組信號線包括第二使能信號線、第二地址線、第二讀寫操作線以及第二數(shù)據(jù)通道。

6.如權(quán)利要求5所述的準雙口MRAM芯片，其特征在于，所述準雙口MRAM芯片的外部信號線還包括等待信號線。

7.一種如權(quán)利要求1-6任一項所述的準雙口MRAM芯片的讀寫方法，其特征在于，所述準雙口MRAM芯片的讀寫方法包括以下步驟：

(1)準雙口MRAM芯片收到讀寫第一地址的第一指令和/或讀寫第二地址的第二指令；

(2)單獨收到第一指令或第二指令時，所述第一指令或所述第二指令單獨操作；

同時收到第一指令與第二指令時，所述第一地址與所述第二地址屬于不同的陣列，所述第一指令與所述第二指令同時操作；或者同時收到第一指令與第二指令時，所述第一地址與所述第二地址屬于同一陣列的同一行，所述第一指令與所述第二指令同時操作；同時收到第一指令與第二指令時，所述第一地址與所述第二地址屬于同一陣列的不同行，所述第一指令與所述第二指令依次操作。

8.如權(quán)利要求7所述的準雙口MRAM芯片的讀寫方法，其特征在于，步驟(2)同時收到第一指令與第二指令時，所述第一地址與所述第二地址屬于不同的陣列，所述第一指令與所述第二指令同時操作，包括以下步驟：

(20)所述第一地址屬于所述第一陣列，所述第二地址屬于所述第二陣列，所述第一陣列的行地址解碼器打開第一地址對應的行，所述第二陣列的行地址解碼器打開第二地址對應的行；

(21)所述第一陣列的列地址解碼器打開所述第一地址對應的列，所述第二陣列的列地址解碼器打開所述第二地址對應的列；

(22)將第一數(shù)據(jù)通道與第二數(shù)據(jù)通道的數(shù)據(jù)，寫入所述第一地址與所述第二地址對應的行、列的存儲單元，或者將所述第一地址與所述第二地址對應的行、列的存儲單元中的數(shù)據(jù)讀出并寫入第一數(shù)據(jù)通道與第二數(shù)據(jù)通道。

9.如權(quán)利要求7所述的準雙口MRAM芯片的讀寫方法，其特征在于，步驟(2)同時收到第一指令與第二指令時，所述第一地址與所述第二地址屬于同一陣列的同一行，所述第一指令與所述第二指令同時操作，包括以下步驟：

(23)所述陣列的行地址解碼器打開所述行；

(24)所述陣列的列地址解碼器同時打開所述第一地址對應的列與所述第二地址對應的列；

(25)將第一數(shù)據(jù)通道與第二數(shù)據(jù)通道的數(shù)據(jù)，寫入所述第一地址與所述第二地址對應的行、列的存儲單元，或者將所述第一地址與所述第二地址對應的行、列的存儲單元中的數(shù)據(jù)讀出并寫入第一數(shù)據(jù)通道與第二數(shù)據(jù)通道。

10.如權(quán)利要求7所述的準雙口MRAM芯片的讀寫方法，其特征在于，步驟(2)同時收到第一指令與第二指令時，所述第一地址與所述第二地址屬于同一陣列的不同行，所述第一指令與所述第二指令依次操作，包括以下步驟：

(26)向所述處理器發(fā)送等待信號；

(27)所述陣列的行地址解碼器打開第一地址對應的行；

(28)所述陣列的列地址解碼器打開所述第一地址對應的列；

(29)將第一數(shù)據(jù)通道的數(shù)據(jù)，寫入所述第一地址對應的行、列的存儲單元，或者將所述第一地址對應的行、列的存儲單元中的數(shù)據(jù)讀出并寫入第一數(shù)據(jù)通道；

(30)所述陣列的行地址解碼器打開第二地址對應的行；

(31)所述陣列的列地址解碼器打開所述第二地址對應的列；

(32)將第二數(shù)據(jù)通道的數(shù)據(jù)，寫入所述第二地址對應的行、列的存儲單元，或者將所述第二地址對應的行、列的存儲單元中的數(shù)據(jù)讀出并寫入第二數(shù)據(jù)通道。