[發明專利]多閾值電壓晶體管及其形成方法

有效

• 申請號: 201610962602.4
• 申請日: 2016-11-04
• 公開（公告）號: CN108022879B
• 公開（公告）日: 2020-07-10
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L21/8238;H01L27/088;H01L27/092
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

一種多閾值電壓晶體管及其形成方法，其中方法包括：提供基底，基底上具有層間介質層和貫穿層間介質層的三個開口，三個開口用于形成第一類型的晶體管；在第一開口、第二開口和第三開口的側壁和底部形成第二類型的第一功函數層、位于第一功函數層上第一類型的第二功函數層；去除第一開口中的第二功函數層后，對第一開口中的第一功函數層進行改性處理，形成改性功函數層，改性功函數層的有效功函數值大于第一功函數層的有效功函數值；之后去除第二開口中的第二功函數層；之后在三個開口的側壁和底部形成第一類型的第三功函數層。所述方法增大了多閾值電壓晶體管閾值電壓調節范圍，且提高了多閾值電壓晶體管電學性能的穩定性。

技術領域

本發明涉及半導體制造領域，尤其涉及一種多閾值電壓晶體管及其形成方法。

背景技術

MOS(金屬-氧化物-半導體)晶體管，是現代集成電路中最重要的元件之一，MOS晶體管的基本結構包括：半導體襯底；位于半導體襯底表面的柵極結構，所述柵極結構包括：位于半導體襯底表面的柵介質層以及位于柵介質層表面的柵電極層；位于柵極結構兩側半導體襯底中的源漏摻雜區。MOS包括PMOS晶體管和NMOS晶體管。

為了適應集成電路設計中不同晶體管的開關速度的需要，需要形成具有多閾值電壓的晶體管。

為了減小調節PMOS晶體管和NMOS晶體管的閾值電壓，會在PMOS晶體管和NMOS晶體管的柵介質層表面形成對應的功函數層。其中，PMOS晶體管的功函數層需要具有較高的功函數，而NMOS晶體管的功函數層需要具有較低的功函數。在PMOS晶體管和NMOS晶體管中，功函數層的材料不同，以滿足各自功函數調節的需要。

然而，現有技術中形成的多閾值電壓鰭式場效應晶體管的方法不能同時達到：增大多閾值電壓晶體管的閾值電壓調節范圍，且提高多閾值電壓晶體管電學性能的穩定性。

發明內容

本發明解決的問題是提供一種多閾值電壓晶體管的形成方法，以增大多閾值電壓晶體管的閾值電壓調節范圍，且提高多閾值電壓晶體管電學性能的穩定性。

為解決上述問題，本發明提供一種多閾值電壓晶體管的形成方法，包括：提供基底，所述基底上具有層間介質層和貫穿層間介質層的第一開口、第二開口和第三開口，第一開口、第二開口、第三開口用于形成第一類型的晶體管；在第一開口、第二開口和第三開口的側壁和底部形成第二類型的第一功函數層、位于第一功函數層上第一類型的第二功函數層；去除第一開口中的第二功函數層后，對第一開口中的第一功函數層進行改性處理，使第一開口中的第一功函數層形成改性功函數層，所述改性功函數層的有效功函數值大于第一功函數層的有效功函數值；進行所述改性處理后，去除第二開口中的第二功函數層；去除第二開口中的第二功函數層后，在第一開口、第二開口和第三開口的側壁和底部形成第一類型的第三功函數層。

可選的，當所述第一開口、第二開口和第三開口用于形成P型晶體管時，所述第一功函數層的材料為N型功函數材料，所述第二功函數層和第三功函數層的材料為P型功函數材料。

可選的，所述第一功函數層的材料為TiAl、TiAlN、TiCAl或TiC；所述第二功函數層和第三功函數層的材料為TiN或TiSiN。

可選的，當所述第一開口、第二開口和第三開口用于形成N型晶體管時，所述第一功函數層的材料為P型功函數材料，所述第二功函數層和第三功函數層的材料為N型功函數材料。

可選的，所述第一功函數層的材料為TiN或TiSiN；所述第二功函數層和第三功函數層的材料為TiAl、TiAlN、TiCAl或TiC。

可選的，還包括：在去除第一開口中的第二功函數層之前，在所述第二功函數層上形成阻擋層；去除第一開口中的阻擋層后，去除第一開口中的第二功函數層；進行所述改性處理后，且在去除第二開口中的第二功函數層之前，去除第二開口和第三開口中的阻擋層。

可選的，所述阻擋層的材料為TaN、TaAlN或TaSiN。