[發明專利]包括三維結構的半導體存儲器裝置及其制造方法

有效

• 申請號: 201610946875.X
• 申請日: 2016-11-02
• 公開（公告）號: CN107346772B
• 公開（公告）日: 2021-02-23
• 發明（設計）人: 吳星來;金鎮浩;孫昌萬;李杲泫;洪韺玉
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L27/11573
• 分類號: H01L27/11573;H01L27/11578
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 張晶;趙愛玲

1.一種半導體存儲器裝置，其包括：

襯底，其包括單元區和在所述單元區之間的接觸區；

介電結構，其在所述接觸區之上形成；

存儲塊，其具有分別在所述單元區之上形成的單元部分、在所述接觸區之上形成并聯接所述單元部分的聯接部分以及容納所述介電結構的通過部分；

外圍電路，其在所述襯底之上所述存儲塊之下形成；

底部線路，其設置在所述存儲塊和所述外圍電路之間，所述底部線路與所述外圍電路電聯接；

頂部線路，其設置在所述存儲塊之上；以及

接觸插塞，其穿過所述介電結構并將所述底部線路和所述頂部線路聯接。

2.根據權利要求1所述的半導體存儲器裝置，其中所述介電結構具有從頂部看在所述存儲塊的縱長方向延伸的細長形狀。

3.根據權利要求1所述的半導體存儲器裝置，其進一步包括：

縫隙，其在所述介電結構和所述存儲塊之間形成；以及

介電側壁層，其填充在所述縫隙中。

4.根據權利要求3所述的半導體存儲器裝置，其中所述介電側壁層包括氧化物基材料。

5.根據權利要求1所述的半導體存儲器裝置，其進一步包括：

穿過所述聯接部分的至少一個支撐部。

6.根據權利要求5所述的半導體存儲器裝置，其中所述支撐部包括氧化物基材料。

7.根據權利要求1所述的半導體存儲器裝置，其中所述單元部分和所述聯接部分包括：

交替堆疊的導電線和層間介電層；以及

溝道層，其穿過所述單元區的導電線和層間介電層。

8.根據權利要求7所述的半導體存儲器裝置，其中所述外圍電路包括用于向所述導電線提供工作電壓的通過晶體管。

9.根據權利要求1所述的半導體存儲器裝置，其中所述頂部線路由電阻比形成所述底部線路的材料的電阻小的導電材料形成。

10.一種用于制造半導體存儲器裝置的方法，其包括：

在包括單元區和在所述單元區之間的接觸區的襯底之上形成外圍電路；

在所述外圍電路之上形成底部線路，所述底部線路與所述外圍電路電聯接；

在所述底部線路之上堆疊層間介電層和犧牲層的交替層；

形成用于將所述接觸區的層間介電層和犧牲層分為第一部分和第二部分的第一縫隙，其中所述第一部分與所述單元區的層間介電層和犧牲層是連續的，所述第二部分通過所述第一縫隙與所述第一部分和所述單元區的層間介電層和犧牲層分離，從而利用所述第二部分形成介電結構；

形成填充所述第一縫隙并且包圍所述介電結構的介電側壁層；

形成通過所述層間介電層和所述犧牲層的第二縫隙；

利用作為蝕刻掩膜的所述介電側壁層去除由所述第二縫隙暴露的所述犧牲層，從而保持包括在所述介電結構中的所述犧牲層；

在去除所述犧牲層的空間中形成導電材料從而形成導電線；

形成與所述底部線路電聯接的通過所述介電結構的接觸插塞；以及

形成與所述接觸插塞電聯接的頂部線路。

11.根據權利要求10所述的方法，其進一步包括：

在形成所述第二縫隙之前，形成穿過所述接觸區的層間介電層和犧牲層的第一部分的通孔；以及

形成填充所述通孔的支撐部。

12.根據權利要求11所述的方法，其中形成所述通孔與形成所述第一縫隙同時執行。

13.根據權利要求11所述的方法，其中形成所述支撐部與形成所述介電側壁層同時執行。

14.根據權利要求11所述的方法，其中所述支撐部和所述介電側壁層由具有不同于所述犧牲層的蝕刻選擇性的材料形成。