[發明專利]一種標準單元的版圖結構及電子裝置

在審

• 申請號: 201610938722.0
• 申請日: 2016-10-24
• 公開（公告）號: CN107978598A
• 公開（公告）日: 2018-05-01
• 發明（設計）人: 黃晨;王劍屏
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 高偉,馮永貞

本發明提供了一種標準單元的版圖結構及電子裝置。所述版圖結構包括：沿第一方向彼此并排設置的第一晶體管區域和第二晶體管區域以及設置于所述第一晶體管區域和所述第二晶體管區域之間的虛擬圖形區域；所述第一晶體管區域和所述第二晶體管區域內分別設置有沿第一方向延伸的第一有源區和第二有源區，以及分別沿第二方向延伸的第一柵極結構和第二柵極結構，所述虛擬柵極圖形區域內設置有沿第二方向延伸的虛擬柵極結構；所述虛擬柵極結構包括與所述第一有源區和所述第二有源區對應設置的凸起區域或凹陷區域。本發明在所述版圖結構中通過改變所述虛擬圖案的形狀，來增加所述功能區域的尺寸，以使尺寸逐漸變小的器件具有更好的均一性，進一步提高良率。

技術領域

本發明涉及半導體技術領域，具體而言涉及一種標準單元的版圖結構及電子裝置。

背景技術

隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，由于在追求高器件密度、高性能和低成本中半導體工業已經進步到納米技術工藝節點，半導體器件的制備受到各種物理極限的限制。

隨著器件尺寸的進一步縮小，PMOS器件在源/漏極區增加了鍺硅應力層，并通過增加鍺硅應力層中的鍺含量來提高載流子遷移率，目前工藝中標準單元(Standard-Cell，STDcell)布局大都使用最小設計規則(uses the minimum design rule)，然而在鍺硅應力層的外延過程中由于較小尺寸的PMOS的源漏尺寸的不穩定性不可避免的導致性能漂移。

此外，由于PMOS的源漏尺寸的縮小，所述鍺硅應力層的外延也更加難以控制，當源漏外延發生對準偏移時閾值電壓也很容易增加，使器件性能和良率受到影響。

因此，為了解決上述問題，有必要提出一種新的標準單元的版圖結構。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

針對現有技術的不足，本發明實施例一中提供了一種標準單元的版圖結構，其特征在于，所述版圖結構包括：

沿第一方向彼此并排設置的第一晶體管區域和第二晶體管區域以及設置于所述第一晶體管區域和所述第二晶體管區域之間的虛擬圖形區域；

所述第一晶體管區域和所述第二晶體管區域內分別設置有沿第一方向延伸的第一有源區和第二有源區，以及分別沿第二方向延伸的第一柵極結構和第二柵極結構，所述虛擬柵極圖形區域內設置有沿第二方向延伸的虛擬柵極結構；

所述虛擬柵極結構包括與所述第一有源區和所述第二有源區對應設置的凸起區域或凹陷區域。

可選地，如果所述第一有源區和所述第二有源區上設置有接觸孔圖案，則所述虛擬柵極結構與所述第一有源區和所述第二有源區對應的區域為凹陷區域。

可選地，如果所述第一有源區和所述第二有源區上沒有設置接觸孔圖案，則所述虛擬柵極結構與所述第一有源區和所述第二有源區對應的區域為凸起區域。

可選地，如果所述第一有源區和所述第二有源區上沒有設置接觸孔圖案，則所述第一有源區和所述第二有源區的尺寸沿凸起方向減小。

可選地，所述第一有源區和所述第二有源區與所述凸起區域之間的距離保持不變；

所述第一有源區和所述第二有源區與所述凹陷區域之間的距離保持不變。

可選地，如果所述第一有源區和所述第二有源區上設置有接觸孔圖案，所述第一有源區和所述第二有源區包括向所述虛擬柵極結構延伸的延伸區域，所述延伸區域的橫向尺寸等于所述凹陷區域中凹陷的橫向尺寸。