[發明專利]一種提高仿真效率的SOC系統驗證方法和裝置

有效

• 申請號: 201610936215.3
• 申請日: 2016-11-01
• 公開（公告）號: CN106599343B
• 公開（公告）日: 2020-10-20
• 發明（設計）人: 李亞明;張同友
• 申請（專利權）人: 深圳國微技術有限公司
• 主分類號: G06F30/20
• 分類號: G06F30/20;G06F30/398;G06F115/02
• 代理公司: 深圳市康弘知識產權代理有限公司 44247
• 代理人: 胡朝陽;尹彥

本發明公開了一種提高仿真效率的SOC系統驗證方法和裝置，其中方法所用到的主要硬件包括系統驗證平臺和待驗證的SOC芯片，包括如下步驟：將測試激勵中的硬件激勵的代碼整合在所述系統驗證平臺（105）中；在對SOC芯片（101）仿真驗證之前，對構成系統驗證平臺（105）和SOC芯片（101）的硬件代碼進行一次性編譯；所述系統驗證平臺（105）接收外部的測試命令，選擇相應的SOC芯片（101）的硬件運行環境，編譯并運行相應的軟件激勵的代碼，對所述SOC芯片（101）進行仿真驗證。本發明節約了硬件代碼的編譯時間和SOC芯片重復上電初始化的運行時間，大大提高了SOC芯片仿真驗證的效率。

技術領域

本發明涉及集成電路驗證測試領域，特別涉及一種減少編譯時間和運行時間的SOC系統驗證方法。

背景技術

現有的SOC（System On Chip）芯片的規模越來越大，SOC芯片的驗證也越來越復雜和耗時。SOC系統驗證是使用電子設計自動化（Electronic Design Automation，EDA）工具對SOC芯片進行仿真驗證，以確保SOC芯片設計的正確性。

SOC芯片的系統驗證通常采用軟件硬件協同仿真驗證的方式，測試激勵由軟件激勵和硬件激勵組成。其中軟件激勵由C、C++等軟件語言編碼后經編譯器編譯生成可執行文件，存放在SOC芯片的程序存儲器中，再由SOC芯片的中央處理單元（Central ProcessorUnit，CPU）從程序存儲器中讀取指令并執行以完成SOC芯片所設計的功能。硬件激勵由Verilog、VHDL、SystemVerilog等硬件描述語言或硬件驗證語言編碼，用于構建SOC芯片運行軟件激勵時對應的硬件環境。系統驗證平臺以及待驗證SOC芯片也是由硬件語言編碼，包括硬件激勵、系統驗證平臺和待驗證SOC芯片的硬件代碼需要經編譯器編譯生成可執行文件后才能開始仿真運行。

傳統的SOC系統驗證方法在測試激勵運行切換時，雖然構成系統驗證平臺和待驗證SOC芯片的硬件代碼不變，但由于測試激勵的軟件激勵代碼和硬件激勵代碼都發生了變化，就需要對構成軟件激勵的軟件代碼和構成硬件激勵、系統驗證平臺和待驗證SOC芯片的硬件代碼各編譯一次后才能開始仿真運行。隨著SOC芯片的設計規模越來越大，SOC系統驗證花費在編譯硬件代碼上的時間也越來越多，特別是在做規模較大的SOC芯片門級電路的仿真時，其硬件代碼的編譯時間已經達到以小時為單位計算了。而軟件代碼的編譯時間通常以秒為單位計算，相對硬件代碼的編譯時間可以忽略不計。傳統的SOC系統驗證方法需要軟件代碼和硬件代碼各編譯一次后才能開始仿真運行，存在如下缺點：

1、造成系統驗證調試階段編譯時間的浪費：在系統驗證的測試激勵調試階段，測試激勵每調試修改一次，就需要軟件代碼和硬件代碼各編譯一次之后才能重新開始仿真運行。

2、造成系統驗證回歸階段編譯時間的浪費：在系統驗證仿真回歸階段，每次一個測試激勵運行完切換到另一個測試激勵時都需要軟件代碼和硬件代碼各編譯一次之后才能重新開始仿真運行。

3、造成SOC芯片上電初始化過程運行時間的浪費：由于每一次重新開始仿真運行，SOC芯片都需要在上電初始化過程完成以后才能開始運行測試激勵，就會導致每次測試激勵的調試修改或者測試激勵的切換都會多花費一段SOC芯片上電初始化過程的運行時間。

發明內容

本發明為了解決上述現有技術中存在的技術問題，提出一種提高仿真效率的SOC系統驗證方法，該方法所用到的主要硬件包括系統驗證平臺和待驗證的SOC芯片，其包括如下步驟：

將測試激勵中的硬件激勵的代碼整合在所述系統驗證平臺（105）中；

在對SOC芯片（101）仿真驗證之前，對構成系統驗證平臺（105）和SOC芯片（101）的硬件代碼進行一次性編譯；

所述系統驗證平臺（105）接收外部的測試命令，選擇相應的SOC芯片（101）的硬件運行環境，編譯并運行相應的軟件激勵的代碼，對所述SOC芯片（101）進行仿真驗證。