[發明專利]一種半導體器件及其制造方法

在審

• 申請號: 201610933857.8
• 申請日: 2016-10-31
• 公開（公告）號: CN108010845A
• 公開（公告）日: 2018-05-08
• 發明（設計）人: 李鳳蓮;倪景華
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

本發明提供一種半導體器件及其制造方法，包括：提供半導體襯底，所述半導體襯底上形成有第一柵極結構及第二柵極結構，所述第一柵極結構完全位于有源區上，所述第二柵極結構部分位于隔離結構上；形成覆蓋所述半導體襯底、第一柵極結構及第二柵極結構的覆蓋層；在所述第二柵極結構上方的覆蓋層上形成掩膜層，并對未被所述掩膜層遮蔽的覆蓋層執行回刻蝕；執行刻蝕，以在所述第一柵極結構兩側的半導體襯底中形成凹槽；在所述凹槽中生長SiGe層。與現有工藝相比，本發明提出半導體器件的制造方法，可形成完整的Σ形SiGe層。

技術領域

本發明涉及半導體制造工藝，具體而言涉及一種半導體器件及其制造方法。

背景技術

嵌入式鍺硅工藝(embedded SiGe，eSiGe)是一種用來提高PMOS性能的應變硅技術。它是通過在溝道中產生單軸壓應力來增加PMOS的空穴遷移率，從而提高晶體管的電流驅動能力，是45nm及以下技術代高性能工藝中的核心技術。其原理是在PMOS源/漏區形成凹槽，然后在源/漏區凹槽內部外延生長SiGe層，利用SiGe晶格常數與Si的不匹配來引入對溝道的壓應力，這種應力使得半導體晶體晶格發生畸變，生成溝道區域內的單軸應力(uniaxial stress)，進而影響能帶排列和半導體的電荷輸送性能，通過控制在最終器件中的應力的大小和分布，提高空穴的遷移率，從而改善器件的性能。

在現有的嵌入式鍺硅工藝中，通常在PMOS的源/漏區形成∑形凹槽以用于在其中選擇性外延生長嵌入式鍺硅，∑形凹槽可以有效縮短器件溝道的長度，增強SiGe對溝道應力的影響，并滿足器件尺寸按比例縮小的要求。然而，嵌入式鍺硅工藝也存在著一些挑戰。例如，由于受到淺溝槽隔離結構的阻礙，在窄寬度區域將不能形成完整的∑形SiGe層，嚴重影響Si蓋帽層的生長，從而導致接觸孔穿通現象的產生，降低PMOS器件性能。

因此，有必要提出一種半導體器件及其制造方法，以解決上述問題。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，所述半導體襯底上形成有第一柵極結構及第二柵極結構，所述第一柵極結構完全位于有源區上，所述第二柵極結構部分位于隔離結構上；

形成覆蓋所述半導體襯底、第一柵極結構及第二柵極結構的覆蓋層；

在所述第二柵極結構上方的覆蓋層上形成掩膜層，并對未被所述掩膜層遮蔽的覆蓋層執行回刻蝕；

執行刻蝕，以在所述第一柵極結構兩側的半導體襯底中形成凹槽；

在所述凹槽中生長SiGe層。

示例性地，所述凹槽的形狀為Σ形。

示例性地，所述覆蓋層為SiN層。

示例性地，所述掩膜層至少覆蓋所述覆蓋層位于隔離結構上的部分。

示例性地，形成于所述第二柵極結構的側壁上的覆蓋層的底部覆蓋至有源區。

示例性地，所述覆蓋層覆蓋至有源區的尺寸為1～8nm。

示例性地，所述掩膜層至少覆蓋所述第二柵極結構的側壁上的覆蓋層。

示例性地，沉積所述覆蓋層之前還包括在第一柵極結構及第二柵極結構上形成間隙壁的步驟。

示例性地，沉積所述覆蓋層之前還包括在第一柵極結構及第二柵極結構上形成偏移側壁的步驟。

本發明還提供一種采用上述方法制備的半導體器件。

與現有工藝相比，本發明提出半導體器件的制造方法，可形成完整的Σ形SiGe層。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。