[發明專利]FINFET器件改進的金屬柵極工藝、半導體器件及其制造方法

有效

• 申請號: 201610915693.6
• 申請日: 2016-10-21
• 公開（公告）號: CN106847917B
• 公開（公告）日: 2020-01-10
• 發明（設計）人: 張哲誠;林志翰;曾鴻輝
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L21/28;H01L29/423
• 代理公司: 11409 北京德恒律治知識產權代理有限公司
• 代理人: 章社杲;李偉

一種制造半導體器件的方法，提供了襯底。偽柵極形成在襯底上。第一介電層形成為在襯底上從外圍環繞偽柵極。第二介電層形成為在襯底上從外圍環繞第一介電層。第一介電層和第二介電層由不同的材料形成。對第一介電層執行注入操作，以在第一介電層中形成第一摻雜部分。去除偽柵極，以在所述第一介電層中形成孔。去除偽柵極的操作還包括去除第一摻雜部分的一部分，以形成具有底部徑向開口區域和大于底部徑向開口區域的頂部徑向開口區域的孔。在孔中形成金屬柵極。本發明還提供了FINFET器件改進的金屬柵極工藝、半導體器件及其制造方法。

技術領域

本發明的實施例一般地涉及半導體技術領域，更具體地，涉及一種半導體器件及其制造方法。

背景技術

半導體集成電路(IC)產業經歷了快速增長。在IC演化過程中，功能密度(定義為單位芯片面積的互連器件的數量)通常會增大，而幾何尺寸(即，使用制造工藝可以生產的最小組件(或線))減小。按比例縮小工藝通常通過提高生產效率和降低相關成本來提供益處。但是這種按比例縮小增加了處理和制造IC的復雜性。為了實現這些進步，需要IC制造中的類似的發展。

例如，隨著半導體IC工業在追求更高的器件密度、更高的性能和更低的成本的過程中前進到納米技術工藝節點，來自制造和設計的挑戰已經引起了諸如鰭式場效應晶體管(FinFET)的三維(3D)器件的發展。然而，傳統的FinFET器件和制造FinFET器件的方法不是在每個方面都完全符合要求。

發明內容

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種用于制造半導體器件的方法，所述方法包括：提供襯底；在所述襯底上形成偽柵極；形成第一介電層，以在所述襯底上方從外圍環繞所述偽柵極；形成第二介電層，以在所述襯底上方從外圍環繞所述第一介電層，其中，所述第二介電層和所述第一介電層由不同的材料形成；對所述第一介電層執行注入操作，以在所述第一介電層中形成第一摻雜部分；去除所述偽柵極，以在所述第一介電層中形成孔，其中，去除所述偽柵極的操作包括去除所述第一摻雜部分的一部分，以形成具有底部徑向開口區域和大于底部徑向開口區域的頂部徑向開口區域的所述孔；以及在所述孔中形成金屬柵極。

根據本發明的另一方面，提供了一種用于制造半導體器件的方法，所述方法包括：提供襯底；在所述襯底上形成至少一個鰭結構；在所述襯底上的所述至少一個鰭結構的一部分上形成偽柵極；形成第一介電層，以在所述襯底上從外圍環繞所述偽柵極；形成第二介電層，以在所述襯底上從外圍環繞所述第一介電層，其中，所述第二介電層和所述第一介電層由不同的材料形成；對所述第一介電層執行注入操作，以在所述第一介電層中形成摻雜部分；去除所述偽柵極，以在所述第一介電層中形成孔，其中，去除所述偽柵的操作還去除所述摻雜部分的一部分；以及在所述孔中形成金屬柵極，其中，在形成所述金屬柵極之后，所述孔具有第一臨界尺寸和大于所述第一臨界尺寸的第二臨界尺寸，其中，在所述至少一個鰭結構的頂部的高度處測量所述第一臨界尺寸，并且在所述孔的頂部的高度處測量所述第二臨界尺寸。

根據本發明的又一方面提供了一種半導體器件，包括：襯底；至少一個鰭結構，位于所述襯底上；金屬柵極，位于所述襯底上的所述至少一個鰭結構的一部分上，其中，所述金屬柵極具有第一臨界尺寸和大于所述第一臨界尺寸的第二臨界尺寸，其中，在第一高度處測量所述第一臨界尺寸，并且在高于所述第一高度的第二高度處測量所述第二臨界尺寸；第一介電層，在所述襯底上方從外圍環繞所述金屬柵極，其中，所述第一介電層包括摻雜部分；以及第二介電層，在所述襯底上方從外圍環繞所述第一介電層，其中，所述第二介電層和所述第一介電層由不同的材料形成。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的各個方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚地討論，各個部件的尺寸可以任意地增加或減少。

圖1是根據各個實施例的半導體器件的示意性正視圖。