[發明專利]多端口存儲器、半導體裝置和存儲器宏單元

有效

• 申請號: 201610911128.2
• 申請日: 2016-10-19
• 公開（公告）號: CN106611622B
• 公開（公告）日: 2022-03-29
• 發明（設計）人: 佐野聰明;長田俊哉;田中信二
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: G11C29/12
• 分類號: G11C29/12
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

1.一種多端口存儲器，包括：

存儲器單元；

第一字線和第二字線；

第一位線和第二位線；

第一地址端子和第二地址端子；以及

地址控制電路，

其中，所述多端口存儲器包括第一操作模式和第二操作模式，

其中，所述第一字線被激活，由此所述存儲器單元電耦合到所述第一位線，

其中，所述第二字線被激活，由此所述存儲器單元電耦合到所述第二位線，

其中，在所述第一操作模式下，所述地址控制電路基于輸入到所述第一地址端子的第一地址信號，執行關于是否激活所述第一字線的控制，并且基于輸入到所述第二地址端子的第二地址信號，執行關于是否激活所述第二字線的控制，以及

其中，在所述第二操作模式下，所述地址控制電路基于輸入到所述第一地址端子的所述第一地址信號，執行關于是否激活所述第一字線和所述第二字線的控制。

2.根據權利要求1所述的多端口存儲器，

其中，所述地址控制電路包括第一地址解碼器和第二地址解碼器以及第一選擇器和第二選擇器，

其中，在所述第一操作模式下，輸入到所述第一地址端子的所述第一地址信號經由所述第一選擇器輸入到所述第一地址解碼器，由此基于來自所述第一地址解碼器的輸出，執行關于是否激活所述第一字線的控制，并且輸入到所述第二地址端子的所述第二地址信號經由所述第二選擇器輸入到所述第二地址解碼器，由此基于來自所述第二地址解碼器的輸出，執行關于是否激活所述第二字線的控制，以及

其中，在所述第二操作模式下，輸入到所述第一地址端子的所述第一地址信號分別經由所述第一選擇器輸入到所述第一地址解碼器并且經由所述第二選擇器輸入到所述第二地址解碼器，由此基于來自所述第一地址解碼器和所述第二地址解碼器的輸出，執行關于是否激活所述第一字線和所述第二字線的控制。

3.根據權利要求1所述的多端口存儲器，

其中，所述地址控制電路包括第一地址解碼器和第二地址解碼器以及第三選擇器和第四選擇器，

其中，所述第一地址信號被輸入到所述第一地址解碼器，

其中，所述第二地址信號被輸入到所述第二地址解碼器，

其中，基于來自所述第三選擇器的輸出，執行關于是否激活所述第一字線的控制，

其中，基于來自所述第四選擇器的輸出，執行關于是否激活所述第二字線的控制，

其中，在所述第一操作模式下，所述第三選擇器選擇并且輸出來自所述第一地址解碼器的輸出，所述第四選擇器選擇并且輸出來自所述第二地址解碼器的輸出，以及

其中，在所述第二操作模式下，所述第三選擇器和所述第四選擇器二者選擇并且輸出來自所述第一地址解碼器的輸出。

4.根據權利要求1所述的多端口存儲器，

其中，所述地址控制電路包括第一地址解碼器和第二地址解碼器、以及第一有效強制電路和第二有效強制電路，所述第一有效強制電路和所述第二有效強制電路被配置為，使得所述第一有效強制電路執行關于來自所述第一地址解碼器的輸出是否被強制地有效的控制，并且所述第二有效強制電路執行關于來自所述第二地址解碼器的輸出是否被強制地有效的控制，

其中，所述第一地址信號被輸入到所述第一地址解碼器，

其中，所述第二地址信號被輸入到所述第二地址解碼器，

其中，基于來自所述第一有效強制電路的輸出，執行關于是否激活所述第一字線的控制，

其中，基于來自所述第二有效強制電路的輸出，執行關于是否激活所述第二字線的控制，

其中，在所述第一操作模式下，所述第一有效強制電路將來自所述第一地址解碼器的輸出原樣地輸出，而不強制地有效所述輸出，所述第二有效強制電路將來自所述第二地址解碼器的輸出原樣地輸出，而不強制地有效所述輸出，以及

其中，在所述第二操作模式下，所述第二有效強制電路強制地有效并且輸出來自所述第二地址解碼器的輸出。