[發明專利]基于多重VCO的低功耗高精度陣列型時間數字轉換電路

有效

• 申請號: 201610901004.6
• 申請日: 2016-10-17
• 公開（公告）號: CN106527098B
• 公開（公告）日: 2018-11-06
• 發明（設計）人: 吳金;俞向榮;史書芳;宋科;鄭麗霞;孫偉鋒
• 申請（專利權）人: 東南大學
• 主分類號: G04F10/00
• 分類號: G04F10/00
• 代理公司: 南京瑞弘專利商標事務所(普通合伙) 32249
• 代理人: 楊曉玲

1.一種基于多重VCO的低功耗高精度陣列型時間數字轉換電路，其特征在于：包括超高段TDC電路、高段TDC電路、中段TDC電路、低段TDC電路和DFF鎖存鏈，其中超高段TDC電路、高段TDC電路和DFF鎖存鏈為像素獨享電路且置于像素內，中段TDC電路和低段TDC電路為全局共享電路且置于像素外；時間間隔的測量由超高段TDC電路、高段TDC電路、中段TDC電路和低段TDC電路四部分有序配合完成，最終實現將時間間隔轉換為數字值表示；

所述超高段TDC電路配置雙模式的LFSR計數器，高段TDC電路配置雙模式的異步減法計數器，中段TDC電路配置中段壓控環振和雙轉單電路，低段TDC電路配置Dual-DLL和VCO回路，所述VCO回路由X個同頻不同相的低段壓控環振級聯而成，每個低段壓控環振均由Y個完全相同的低段延時單元級聯而成，每個低段壓控環振前級聯一個低段延時路徑，第i條低段延時路徑由X_i個完全相同的延時單元級聯而成，X≥2，Y≥2；LFSR計數器串接在異步減法計數器之后形成混合計數器，中段壓控環振產生的高頻時鐘信號H_CK驅動異步減法計數器，經異步減法計數器分頻的高頻時鐘信號H_LFSR同步驅動LFSR計數器；

通過切換LFSR計數器的模式將超高段TDC電路的量化結果鎖存在LFSR計數器中，通過切換異步減法計數器的模式將高段TDC電路的量化結果鎖存在異步減法計數器中，中段TDC電路和低段TDC電路的量化結果均通過DFF鎖存鏈進行鎖存；所述LFSR計數器、異步減法計數器和DFF鎖存鏈均主要由DFF構成，在讀取超高段TDC電路、高段TDC電路、中段TDC電路和低段TDC電路的量化結果時，鎖存數據通過相應的DFF串聯后以二進制形式從高位到低位逐位串行輸出；

所述低段TDC電路中，Dual-DLL為兩級DLL結構，分為主DLL和次DLL，通過Dual-DLL的閉環負反饋作用給低段壓控環振提供隨工藝、電源電壓、溫度變化的高度穩定的壓控電壓。

2.根據權利要求1所述的基于多重VCO的低功耗高精度陣列型時間數字轉換電路，其特征在于：

主DLL內設置有由N個主延遲單元級聯而成的主壓控延遲線，主DLL的輸入信號為外部參考時鐘信號REF_CLK和Dual-DLL啟動信號START_DLL，輸出信號為壓控電壓V_ctrf，將外部參考時鐘信號REF_CLK和第N級主延遲單元進行相位狀態鑒相，壓控電壓V_ctrf自動調節主壓控延遲線，使外部參考時鐘信號REF_CLK和第N級主延遲單元的相位狀態相同；

次DLL內設置有由M個次延遲單元級聯而成的次壓控延遲線，次DLL的輸入信號為外部參考時鐘信號REF_CLK和Dual-DLL啟動信號START_DLL，輸出信號為壓控電壓V_ctrs，根據所需要的次壓控延遲線的延時選擇出第n級主延遲單元，將第n級主延遲單元和第M級次延遲單元進行相位狀態鑒相，壓控電壓V_ctrs自動調節次壓控延遲線，使第n級主延遲單元的相位狀態與第M級次延遲單元的相位狀態相同。

3.根據權利要求2所述的基于多重VCO的低功耗高精度陣列型時間數字轉換電路，其特征在于：所述壓控電壓V_ctrf同時提供給所有低段壓控環振中的所有低段延時單元，壓控電壓V_ctrs同時提供給所有低段延時路徑中的所有延時單元；開始計數信號EN通過X條延遲時間各不相同的低段延時路徑分別控制X個低段壓控環振開始起振，相鄰低段壓控環振由于起振初相不同因而產生延時誤差，該延時誤差通過壓控電壓V_ctrs精確控制，通過調節壓控電壓V_ctrs使相鄰低段壓控環振之間滿足一定的時序，最終使得X個低段壓控環振之間無縫隙銜接配合。