[發(fā)明專利]一種PAL制視頻編碼IP核

在審

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• 申請日: 2016-10-14
• 公開（公告）號: CN107959815A
• 公開（公告）日: 2018-04-24
• 發(fā)明（設(shè)計）人: 隋修寶;楊成章;陳錢;顧國華;劉程威;劉源;錢惟賢;何偉基
• 申請（專利權(quán)）人: 南京理工大學(xué)
• 主分類號: H04N7/01
• 分類號: H04N7/01;H04N5/14
• 代理公司: 南京理工大學(xué)專利中心32203
• 代理人: 孟睿

技術(shù)領(lǐng)域

本發(fā)明屬于視頻顯示技術(shù)領(lǐng)域。

背景技術(shù)

在需要用PAL制顯示的FPGA成像系統(tǒng)中，為了完成最終的PAL制的時序顯示，一般有兩種方案。一是使用單通道DA轉(zhuǎn)換芯片，如ADV7123，在FPGA中產(chǎn)生PAL制的同步信號和消隱信號，組合完成視頻顯示。這種方案相對來說功耗較低，但缺點是只能顯示黑白的圖像。在需要顯示彩色PAL制圖像的系統(tǒng)中，就需要用專用的彩色PAL制DA芯片，如ADV7393，這類芯片只需要FPGA送給圖像的RGB或者YUV格式數(shù)據(jù)，在芯片內(nèi)部進(jìn)行PAL制的時序產(chǎn)生、正交平衡調(diào)制和濾波等工作，這類芯片雖然使用簡便，成像質(zhì)量好，但是功耗較大，通常為單通道DA轉(zhuǎn)換芯片的5到10倍。在一些對功耗和體積要求較嚴(yán)格的成像系統(tǒng)中，往往不得以選用單通道DA轉(zhuǎn)換芯片只顯示黑白圖像。

即便只顯示黑白圖像，由于PAL制的時序相對VGA等數(shù)字化標(biāo)準(zhǔn)較為復(fù)雜，且市面上眾多監(jiān)視器兼容的標(biāo)準(zhǔn)也不盡相同，往往出現(xiàn)在調(diào)試PAL制的時序時，在一些監(jiān)視器上成像效果很好，而在其他一些監(jiān)視器上卻會出現(xiàn)抖動、閃爍甚至不能成像的問題。因此倘若能針對某一業(yè)界公認(rèn)的標(biāo)準(zhǔn)接口設(shè)計一套PAL制IP核，不但可以方便地調(diào)試PAL制的時序，而且前端的圖像接口也更容易設(shè)計。

發(fā)明內(nèi)容

本發(fā)明的目的在于提出一種PAL制視頻編碼IP核，其在FPGA上實現(xiàn)PAL制顯示所需的濾波和調(diào)制方法，并封裝成IP核，使其可廣泛應(yīng)用于各種成像顯示系統(tǒng)中，為低功耗、小體積成像系統(tǒng)后端視頻輸出提供一定的參考。

為了解決上述技術(shù)問題，本發(fā)明提供一種PAL制視頻編碼IP核，包括在FPGA中實現(xiàn)的視頻流接收模塊、濾波模塊、NCO模塊、正交平衡調(diào)制模塊、時序產(chǎn)生模塊、合成模塊、信號嵌入模塊；當(dāng)所述IP核工作在黑白顯示模式時，視頻流接收模塊從輸入的視頻數(shù)據(jù)流中提取出亮度信號Y并緩存，時序產(chǎn)生模塊產(chǎn)生PAL制的全同步脈沖信號和全消隱信號，信號嵌入模塊將全同步脈沖信號和全消隱信號嵌入到視頻數(shù)據(jù)中輸出；當(dāng)所述IP核工作在彩色顯示模式時，視頻流接收模塊從輸入的視頻數(shù)據(jù)流中提取出亮度信號Y以及色差信號U和V，并將該三路數(shù)據(jù)緩存，時序產(chǎn)生模塊產(chǎn)生全同步脈沖信號、全消隱信號、色同步脈沖、色消隱信號以及逐行倒相使能信號，NCO模塊產(chǎn)生正弦副載波和余弦副載波，濾波模塊對色差信號U和V進(jìn)行低通濾波，正交平衡調(diào)制模塊使用濾波后的色差信號U和V分別對正弦副載波和余弦副載波進(jìn)行調(diào)制，合成模塊將色差信號U逐行倒相后與亮度信號Y以及色差信號V合成，信號嵌入模塊將全同步脈沖信號、全消隱信號、色同步脈沖、色消隱信號嵌入到合成的數(shù)據(jù)中輸出。

進(jìn)一步，所述視頻流接收模塊的輸入接口為Avalon-ST總線形式；所述視頻流接收模塊采用有限狀態(tài)機實現(xiàn)。

進(jìn)一步，所述視頻流接收模塊對符合要求的圖像數(shù)據(jù)包，先將逐行掃描的圖像數(shù)據(jù)轉(zhuǎn)換成隔行掃描數(shù)據(jù)，然后緩存到FIFO中供FIR濾波模塊使用。

進(jìn)一步，所述視頻流接收模塊中維護(hù)有一個計數(shù)器，該計數(shù)器用于統(tǒng)計圖像幀之間的間隔和PAL的掃描進(jìn)程，當(dāng)兩者出現(xiàn)較大偏差導(dǎo)致顯示不當(dāng)時或者需要較大緩存時，復(fù)位后續(xù)圖像顯示系統(tǒng)，使后續(xù)圖像顯示系統(tǒng)與輸入的圖像數(shù)據(jù)流重新同步。

進(jìn)一步，所述濾波模塊采用FIR濾波器。

進(jìn)一步，所述NCO模塊由一個存儲正弦波形的片上隨機存儲器和掃描邏輯單元構(gòu)成，掃描邏輯單元通過計算時鐘與輸出頻率的比得到掃描步長，在時鐘的驅(qū)動下讀取隨機存儲器中存儲的正弦波數(shù)據(jù)，輸出正弦波信號。

進(jìn)一步，所述NCO模塊采用可變步長的掃描方法，每次跳躍式的讀取隨機存儲器。

進(jìn)一步，所述時序產(chǎn)生模塊中設(shè)置有行計數(shù)器和列計數(shù)器，列計數(shù)器用于記錄從左至右的掃描，行計數(shù)器用于記錄從上到下的掃描，將同步脈沖和消隱脈沖由時間轉(zhuǎn)換為時鐘個數(shù)后，通過判斷計數(shù)器的值來輸出同步脈沖信號和消隱信號。

本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點在于，本發(fā)明實現(xiàn)了在FPGA上進(jìn)行PAL制顯示的相關(guān)工作，使其可以在使用低功耗、單通道DA轉(zhuǎn)換芯片的系統(tǒng)中顯示彩色PAL制圖像。同時，本發(fā)明使用了Avalon接口，兼容于Qsys，使其具有兼容性和易用性的特點。

附圖說明

圖1是本發(fā)明所述PAL制視頻編碼IP核邏輯結(jié)構(gòu)示意圖。

圖2是本發(fā)明所述PAL制視頻編碼IP核數(shù)據(jù)流示意圖。

圖3是PAL制輸出參數(shù)對應(yīng)關(guān)系示意圖。

圖4是Avalon-ST總線信號圖。

具體實施方式